JPH0697431A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH0697431A JPH0697431A JP24501592A JP24501592A JPH0697431A JP H0697431 A JPH0697431 A JP H0697431A JP 24501592 A JP24501592 A JP 24501592A JP 24501592 A JP24501592 A JP 24501592A JP H0697431 A JPH0697431 A JP H0697431A
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Abstract
(57)【要約】
【目的】 ＭＩＳ型半導体装置（ＭＯＳ電界効果型トラ
ンジスタ）に関し、ＭＯＳトランジスタの微細化を図り
つつ、短チャンネル効果のトラブル発生を抑制したＭＩ
Ｓ型半導体装置（ＭＯＳトランジスタ）を提供すること
である。 【構成】 半導体単結晶基板１と、該基板上のゲート絶
縁層２と、ゲート電極と、前記基板内のソース領域４お
よびドレイン領域５と、ソース電極６およびドレイン電
極７とからなるＭＩＳ型半導体装置（ＭＯＳトランジス
タ）において、前記半導体単結晶基板を選択エッチング
してラムダ（Λ）型突起部分１Ａ（または、台形型突起
部分１Ｆ）を形成し、該突起部分の上に前記ゲート絶縁
層２および前記ゲート電極３があるように構成する。
ンジスタ）に関し、ＭＯＳトランジスタの微細化を図り
つつ、短チャンネル効果のトラブル発生を抑制したＭＩ
Ｓ型半導体装置（ＭＯＳトランジスタ）を提供すること
である。 【構成】 半導体単結晶基板１と、該基板上のゲート絶
縁層２と、ゲート電極と、前記基板内のソース領域４お
よびドレイン領域５と、ソース電極６およびドレイン電
極７とからなるＭＩＳ型半導体装置（ＭＯＳトランジス
タ）において、前記半導体単結晶基板を選択エッチング
してラムダ（Λ）型突起部分１Ａ（または、台形型突起
部分１Ｆ）を形成し、該突起部分の上に前記ゲート絶縁
層２および前記ゲート電極３があるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置、
より詳しくは、ＭＯＳ（電界効果型）トランジスタ）に
関する。
より詳しくは、ＭＯＳ（電界効果型）トランジスタ）に
関する。
【０００２】
【従来の技術】ＭＩＳ型半導体装置（ゲート絶縁層に酸
化物を用いたＭＯＳトランジスタ）は、半導体単結晶基
板（シリコン基板）の上に薄いゲート絶縁層（SiO2層）
およびゲート電極（ポリシリコン電極）を形成し、ゲー
トの両側で該基板にソース領域およびドレイン領域が形
成され、これらの領域の上にソース電極およびゲート電
極が形成されている。ゲート電圧によってゲート絶縁層
直下の基板表面にソース領域とドレイン領域との間にチ
ャネルを発生させ、電流制御を行うことができる。
化物を用いたＭＯＳトランジスタ）は、半導体単結晶基
板（シリコン基板）の上に薄いゲート絶縁層（SiO2層）
およびゲート電極（ポリシリコン電極）を形成し、ゲー
トの両側で該基板にソース領域およびドレイン領域が形
成され、これらの領域の上にソース電極およびゲート電
極が形成されている。ゲート電圧によってゲート絶縁層
直下の基板表面にソース領域とドレイン領域との間にチ
ャネルを発生させ、電流制御を行うことができる。
【０００３】近年、ＭＯＳトランジスタを利用したＶＬ
ＳＩ、ＵＬＳＩなどの半導体装置では高集積化が一層進
み、個々のＭＯＳトランジスタはますます微細化されて
いる。
ＳＩ、ＵＬＳＩなどの半導体装置では高集積化が一層進
み、個々のＭＯＳトランジスタはますます微細化されて
いる。
【０００４】
【発明が解決しようとする課題】微細化に伴って、ＭＯ
Ｓトランジスタのゲート長およびチャネル長が短くな
り、そのために、閾値電圧の低下、パンチスルーの発生
による低いソース・ドレイン電圧でのリーク電流の発
生、ホットキャリアの発生などの問題が生じている。本
発明の目的は、ＭＯＳトランジスタの微細化を図りつ
つ、上述した問題点の発生を抑制したＭＯＳトランジス
タを提供することである。
Ｓトランジスタのゲート長およびチャネル長が短くな
り、そのために、閾値電圧の低下、パンチスルーの発生
による低いソース・ドレイン電圧でのリーク電流の発
生、ホットキャリアの発生などの問題が生じている。本
発明の目的は、ＭＯＳトランジスタの微細化を図りつ
つ、上述した問題点の発生を抑制したＭＯＳトランジス
タを提供することである。
【０００５】
【課題を解決するための手段】上述の目的が、半導体単
結晶基板と、該基板上のゲート絶縁層と、ゲート電極
と、前記基板内のソース領域およびドレイン領域と、ソ
ース電極およびドレイン電極とからなるＭＩＳ型半導体
装置（ＭＯＳトランジスタ）において、前記半導体単結
晶基板を選択エッチングしてラムダ（Λ）型突起部分を
形成し、該突起部分の上に前記ゲート絶縁層および前記
ゲート電極があることを特徴とするＭＩＳ型半導体装置
によって達成される。
結晶基板と、該基板上のゲート絶縁層と、ゲート電極
と、前記基板内のソース領域およびドレイン領域と、ソ
ース電極およびドレイン電極とからなるＭＩＳ型半導体
装置（ＭＯＳトランジスタ）において、前記半導体単結
晶基板を選択エッチングしてラムダ（Λ）型突起部分を
形成し、該突起部分の上に前記ゲート絶縁層および前記
ゲート電極があることを特徴とするＭＩＳ型半導体装置
によって達成される。
【０００６】さらに、半導体単結晶基板突起部分をラム
ダ型に代えて台形型としてもよい。
ダ型に代えて台形型としてもよい。
【０００７】
【作用】従来のＭＯＳトランジスタにおいては、半導体
基板の平坦表面をそのまま使用しているので、微細化で
直接にチャネル長が短くなっていたが、本発明では、半
導体基板表面がラムダ型ないし台形型となって、従来の
場合と比べて、斜面の長さによってチャネル長（ゲート
長）を長くすることができる。したがって、従来の短チ
ャンネル効果の問題点を抑制することができる。
基板の平坦表面をそのまま使用しているので、微細化で
直接にチャネル長が短くなっていたが、本発明では、半
導体基板表面がラムダ型ないし台形型となって、従来の
場合と比べて、斜面の長さによってチャネル長（ゲート
長）を長くすることができる。したがって、従来の短チ
ャンネル効果の問題点を抑制することができる。
【０００８】
【実施例】以下、添付図面を参照して、本発明の実施態
様例によって本発明を詳細に説明する。 例１ 本発明の第１実施態様例に係るＭＯＳトランジスタは、
図１に示すように、半導体基板（シリコン単結晶基板）
１のラムダ（Λ）型突起部分１Ａを利用して形成されて
いる。この突起部分の上にゲート絶縁層（酸化膜）２が
あり、その上にゲート電極（ポリシリコンゲート電極）
３ある。そして、ゲート電極の両側の基板１内にソース
領域４およびドレイン領域５が設けられ、それぞれの領
域にはソース電極６およびドレイン電極７がコンタクト
している。そして、基板１の上には絶縁層（酸化膜）８
が形成されている。
様例によって本発明を詳細に説明する。 例１ 本発明の第１実施態様例に係るＭＯＳトランジスタは、
図１に示すように、半導体基板（シリコン単結晶基板）
１のラムダ（Λ）型突起部分１Ａを利用して形成されて
いる。この突起部分の上にゲート絶縁層（酸化膜）２が
あり、その上にゲート電極（ポリシリコンゲート電極）
３ある。そして、ゲート電極の両側の基板１内にソース
領域４およびドレイン領域５が設けられ、それぞれの領
域にはソース電極６およびドレイン電極７がコンタクト
している。そして、基板１の上には絶縁層（酸化膜）８
が形成されている。
【０００９】このＭＯＳトランジスタでは、ラムダ型突
起部分１Ａの表面にチャネル９がゲート電圧に応じて発
生して、トランジスタとして働く。このチャネル９の長
さが従来の直線に比べて三角形状で２辺の長さに相当し
てそれだけ長くされている。したがって、トランジスタ
の微細化で寸法が全体に小さくされるが、チャネル長は
全体のスケールダウン割合よりも小さくて済み、短チャ
ネル効果によるトラブル発生が回避できる。
起部分１Ａの表面にチャネル９がゲート電圧に応じて発
生して、トランジスタとして働く。このチャネル９の長
さが従来の直線に比べて三角形状で２辺の長さに相当し
てそれだけ長くされている。したがって、トランジスタ
の微細化で寸法が全体に小さくされるが、チャネル長は
全体のスケールダウン割合よりも小さくて済み、短チャ
ネル効果によるトラブル発生が回避できる。
【００１０】本発明に係るＭＯＳトランジスタは、次の
ようにして製造される。先ず、図２に示すように、（１
００）シリコンウエハー（半導体基板）１の上に、レジ
ストマスク１１を形成し、基板１の表出部分１Ｂを結晶
方位を利用した異方性エッチング法によってエッチング
除去し、（１１１）Ａ斜面１Ｃを表出させる。
ようにして製造される。先ず、図２に示すように、（１
００）シリコンウエハー（半導体基板）１の上に、レジ
ストマスク１１を形成し、基板１の表出部分１Ｂを結晶
方位を利用した異方性エッチング法によってエッチング
除去し、（１１１）Ａ斜面１Ｃを表出させる。
【００１１】次に、図３に示すように、別のレジストマ
スク１２を斜面１Ｃを覆うように形成する。同じ異方性
エッチング法によって表出部分１Ｄをエッチング除去
し、（１１１）Ａ斜面１Ｅを表出させて、ラムダ型突起
部分１Ｂを形成する。そして、通常のＭＯＳトランジス
タの製造工程に従って、図１に示すように、絶縁層（Si
O2膜）８を選択熱酸化法（いわゆるＬＯＣＯＳ法）によ
って、基板１のラムダ型突起部分および領域４および５
を除いた所に形成する。そして、ラムダ型突起部分１Ａ
および領域４および５の表出シリコンを熱酸化して薄い
ゲート酸化膜（SiO2膜）２を形成する。ポリシリコン膜
をＣＶＤ法によって全面に形成し、リソグラフィー法に
従って選択エッチングしてゲート電極３をラムダ型部分
１Ａの上に形成する。このゲート電極３と絶縁層８とを
マスクとして、イオン注入によってソース領域４および
ドレイン領域５を形成する。イオン注入後のアニール処
理の後に、領域４および５の上のゲート酸化膜２を選択
的にエッチング除去してコンタクトホールを空ける。金
属（例えば、アルミニウム）を全面に形成して、電極形
状（配線パターン）にエッチングして、領域４および５
とコンタクトしたソース電極６およびドレイン電極７を
成形する。このようにしてＭＯＳトランジスタが得られ
る。
スク１２を斜面１Ｃを覆うように形成する。同じ異方性
エッチング法によって表出部分１Ｄをエッチング除去
し、（１１１）Ａ斜面１Ｅを表出させて、ラムダ型突起
部分１Ｂを形成する。そして、通常のＭＯＳトランジス
タの製造工程に従って、図１に示すように、絶縁層（Si
O2膜）８を選択熱酸化法（いわゆるＬＯＣＯＳ法）によ
って、基板１のラムダ型突起部分および領域４および５
を除いた所に形成する。そして、ラムダ型突起部分１Ａ
および領域４および５の表出シリコンを熱酸化して薄い
ゲート酸化膜（SiO2膜）２を形成する。ポリシリコン膜
をＣＶＤ法によって全面に形成し、リソグラフィー法に
従って選択エッチングしてゲート電極３をラムダ型部分
１Ａの上に形成する。このゲート電極３と絶縁層８とを
マスクとして、イオン注入によってソース領域４および
ドレイン領域５を形成する。イオン注入後のアニール処
理の後に、領域４および５の上のゲート酸化膜２を選択
的にエッチング除去してコンタクトホールを空ける。金
属（例えば、アルミニウム）を全面に形成して、電極形
状（配線パターン）にエッチングして、領域４および５
とコンタクトしたソース電極６およびドレイン電極７を
成形する。このようにしてＭＯＳトランジスタが得られ
る。
【００１２】例２ 本発明の第２実施態様例に係るＭＯＳトランジスタは、
図４に示すように、半導体基板（シリコン単結晶基板）
１の台形型突起部分１Ｆを利用して形成されている。例
１と同様に、この突起部分の上にゲート絶縁層（酸化
膜）２Ａがあり、その上にゲート電極（ポリシリコンゲ
ート電極）３Ａあり、これらは例１でのＬ字状から、台
形の外形に対応したみぞ型となっている。そして、例１
と同じに、ゲート電極の両側の基板１内にソース領域４
およびドレイン領域５が設けられ、それぞれの領域には
ソース電極６およびドレイン電極７がコンタクトしてい
る。そして、基板１の上には絶縁層（酸化膜）８が形成
されている。
図４に示すように、半導体基板（シリコン単結晶基板）
１の台形型突起部分１Ｆを利用して形成されている。例
１と同様に、この突起部分の上にゲート絶縁層（酸化
膜）２Ａがあり、その上にゲート電極（ポリシリコンゲ
ート電極）３Ａあり、これらは例１でのＬ字状から、台
形の外形に対応したみぞ型となっている。そして、例１
と同じに、ゲート電極の両側の基板１内にソース領域４
およびドレイン領域５が設けられ、それぞれの領域には
ソース電極６およびドレイン電極７がコンタクトしてい
る。そして、基板１の上には絶縁層（酸化膜）８が形成
されている。
【００１３】このＭＯＳトランジスタでは、台形型突起
部分１Ｆの表面にチャネル９Ａがゲート電圧に応じて発
生して、トランジスタとして働く。このチャネル９Ａの
長さが従来の直線に比べて２つの等脚辺の長さに相当す
る分だけ長くされている。本発明に係るこのＭＯＳトラ
ンジスタは、例１の場合と半導体基板の選択エッチング
工程が異なるだけで、例１で説明したように製造され
る。
部分１Ｆの表面にチャネル９Ａがゲート電圧に応じて発
生して、トランジスタとして働く。このチャネル９Ａの
長さが従来の直線に比べて２つの等脚辺の長さに相当す
る分だけ長くされている。本発明に係るこのＭＯＳトラ
ンジスタは、例１の場合と半導体基板の選択エッチング
工程が異なるだけで、例１で説明したように製造され
る。
【００１４】そこで、図５に示すように、（１００）シ
リコンウエハー（半導体基板）１の上に、幅の狭いレジ
ストマスク２１を形成し、その両側の基板１の表出部分
１Ｇおよび１Ｈを結晶方位を利用した異方性エッチング
法によってエッチング除去し、（１１１）Ａ斜面１Ｊお
よび１Ｋを表出させて、台形型突起部分１Ｆを形成す
る。
リコンウエハー（半導体基板）１の上に、幅の狭いレジ
ストマスク２１を形成し、その両側の基板１の表出部分
１Ｇおよび１Ｈを結晶方位を利用した異方性エッチング
法によってエッチング除去し、（１１１）Ａ斜面１Ｊお
よび１Ｋを表出させて、台形型突起部分１Ｆを形成す
る。
【００１５】そして、通常のＭＯＳトランジスタの製造
工程に従って、図４に示すように、絶縁層（SiO2膜）８
を選択熱酸化法（いわゆるＬＯＣＯＳ法）によって、基
板１の台形型突起部分および領域４および５を除いた所
に形成する。そして、台形型突起部分１Ｆおよび領域４
および５の表出シリコンを熱酸化して薄いゲート酸化膜
（SiO2膜）２Ａを形成する。ポリシリコン膜をＣＶＤ法
によって全面に形成し、リソグラフィー法に従って選択
エッチングしてゲート電極３Ａを台形型突起部分１Ｆの
上に形成する。このゲート電極３Ａと絶縁層８とをマス
クとして、イオン注入によってソース領域４およびドレ
イン領域５を形成する。イオン注入後のアニール処理の
後に、領域４および５の上のゲート酸化膜２Ａを選択的
にエッチング除去してコンタクトホールを空ける。金属
を全面に形成して、電極形状（配線パターン）にエッチ
ングして、領域４および５とコンタクトしたソース電極
６およびドレイン電極７を成形する。このようにしてＭ
ＯＳトランジスタが得られる。
工程に従って、図４に示すように、絶縁層（SiO2膜）８
を選択熱酸化法（いわゆるＬＯＣＯＳ法）によって、基
板１の台形型突起部分および領域４および５を除いた所
に形成する。そして、台形型突起部分１Ｆおよび領域４
および５の表出シリコンを熱酸化して薄いゲート酸化膜
（SiO2膜）２Ａを形成する。ポリシリコン膜をＣＶＤ法
によって全面に形成し、リソグラフィー法に従って選択
エッチングしてゲート電極３Ａを台形型突起部分１Ｆの
上に形成する。このゲート電極３Ａと絶縁層８とをマス
クとして、イオン注入によってソース領域４およびドレ
イン領域５を形成する。イオン注入後のアニール処理の
後に、領域４および５の上のゲート酸化膜２Ａを選択的
にエッチング除去してコンタクトホールを空ける。金属
を全面に形成して、電極形状（配線パターン）にエッチ
ングして、領域４および５とコンタクトしたソース電極
６およびドレイン電極７を成形する。このようにしてＭ
ＯＳトランジスタが得られる。
【００１６】
【発明の効果】以上説明したように、本発明に係るＭＩ
Ｓ型半導体装置（ＭＯＳトランジスタ）はチャネルが斜
面部分で直線の場合よりも長くなり、微細化で全体がス
ケールダウンしても、チャネル長はそれ程短くはならず
に、短チャンネル効果のトラブルを抑制することができ
る。したがって、半導体装置の微細化に寄与する。
Ｓ型半導体装置（ＭＯＳトランジスタ）はチャネルが斜
面部分で直線の場合よりも長くなり、微細化で全体がス
ケールダウンしても、チャネル長はそれ程短くはならず
に、短チャンネル効果のトラブルを抑制することができ
る。したがって、半導体装置の微細化に寄与する。
【図１】本発明の第１実施態様例のＭＩＳ型半導体装置
（ＭＯＳトランジスタ）の概略部分断面図である。
（ＭＯＳトランジスタ）の概略部分断面図である。
【図２】図１のＭＯＳトランジスタを製造する工程で、
半導体基板を選択エッチングした時の概略部分断面図で
ある。
半導体基板を選択エッチングした時の概略部分断面図で
ある。
【図３】図１のＭＯＳトランジスタを製造する工程で、
半導体基板を選択エッチングしてラムダ型突起部分を形
成した時の概略部分断面図である。
半導体基板を選択エッチングしてラムダ型突起部分を形
成した時の概略部分断面図である。
【図４】本発明の第２実施態様例のＭＩＳ型半導体装置
（ＭＯＳトランジスタ）の概略部分断面図である。
（ＭＯＳトランジスタ）の概略部分断面図である。
【図５】図４のＭＯＳトランジスタを製造する工程で、
半導体基板を選択エッチングして台形型突起部分を形成
した時の概略部分断面図である。
半導体基板を選択エッチングして台形型突起部分を形成
した時の概略部分断面図である。
１…半導体基板 １Ａ…ラムダ（Λ）型突起部分 １Ｃ、１Ｅ…斜面 １Ｆ…台形型突起部分 ２、２Ａ…ゲート絶縁層 ３、３Ａ…ゲート電極 ４…ソース領域 ５…ドレイン領域 ８…絶縁層 ９、９Ａ…チャンネル
Claims (2)
- 【請求項１】 半導体単結晶基板と、該基板上のゲート
絶縁層と、ゲート電極と、前記基板内のソース領域およ
びドレイン領域と、ソース電極およびドレイン電極とか
らなるＭＩＳ型半導体装置において、前記半導体単結晶
基板（１）を選択エッチングしてラムダ（Λ）型突起部
分（１Ａ）を形成し、該突起部分の上に前記ゲート絶縁
層（２）および前記ゲート電極（３）があることを特徴
とするＭＩＳ型半導体装置。 - 【請求項２】 半導体単結晶基板と、該基板上のゲート
絶縁層と、ゲート電極と、前記基板内のソース領域およ
びドレイン領域と、ソース電極およびドレイン電極とか
らなるＭＩＳ型半導体装置において、前記半導体単結晶
基板（１）を選択エッチングして台形型突起部分（１
Ｆ）を形成し、該突起部分の上に前記ゲート絶縁層（２
Ａ）および前記ゲート電極（３Ａ）があることを特徴と
するＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24501592A JPH0697431A (ja) | 1992-09-14 | 1992-09-14 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24501592A JPH0697431A (ja) | 1992-09-14 | 1992-09-14 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697431A true JPH0697431A (ja) | 1994-04-08 |
Family
ID=17127310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24501592A Withdrawn JPH0697431A (ja) | 1992-09-14 | 1992-09-14 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697431A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691009B1 (ko) * | 2005-05-27 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| WO2018212777A1 (en) * | 2017-05-19 | 2018-11-22 | Intel Corporation | Profile engineering of iii-n transistors to reduce contact resistance to 2deg |
-
1992
- 1992-09-14 JP JP24501592A patent/JPH0697431A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691009B1 (ko) * | 2005-05-27 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| WO2018212777A1 (en) * | 2017-05-19 | 2018-11-22 | Intel Corporation | Profile engineering of iii-n transistors to reduce contact resistance to 2deg |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |