JP2003188371A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Abstract
(57)【要約】
【課題】 フォトリソグラフィ技術における解像度に依
存することなく、微細なゲート電極を比較的簡易に形成
することができる半導体装置の製造方法及び半導体装置
を提供する。 【解決手段】 基板１上にゲート絶縁膜２を形成する工
程と、ゲート絶縁膜２上にポリシリコン膜３を形成する
工程と、ポリシリコン膜３上にレジストパターン４ａを
形成した後に、レジストパターン４ａに覆われていない
ポリシリコン膜３の露呈部を除去する工程と、ポリシリ
コン膜の露呈部を除去する工程にて残存したポリシリコ
ン膜３ａの表面を熱酸化して、ゲート電極３ｂとゲート
電極３ｂ表面の絶縁膜５とを同時に形成する工程とを備
える。
存することなく、微細なゲート電極を比較的簡易に形成
することができる半導体装置の製造方法及び半導体装置
を提供する。 【解決手段】 基板１上にゲート絶縁膜２を形成する工
程と、ゲート絶縁膜２上にポリシリコン膜３を形成する
工程と、ポリシリコン膜３上にレジストパターン４ａを
形成した後に、レジストパターン４ａに覆われていない
ポリシリコン膜３の露呈部を除去する工程と、ポリシリ
コン膜の露呈部を除去する工程にて残存したポリシリコ
ン膜３ａの表面を熱酸化して、ゲート電極３ｂとゲート
電極３ｂ表面の絶縁膜５とを同時に形成する工程とを備
える。
Description
【０００１】
【発明の属する技術分野】この発明は、微細なゲート電
極を備えた半導体装置の製造方法及び半導体装置に関す
るものである。
極を備えた半導体装置の製造方法及び半導体装置に関す
るものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化を達成する
ために、半導体素子としてのトランジスタのゲート電極
を微細に形成することへの要求が益々高まっている。図
６、図７にて、従来の半導体装置の製造方法について簡
単に説明する。図６（ａ）〜（ｃ）、図７（ａ）〜
（ｂ）は、ゲート電極を形成するための各工程における
半導体装置を示す概略断面図である。
ために、半導体素子としてのトランジスタのゲート電極
を微細に形成することへの要求が益々高まっている。図
６、図７にて、従来の半導体装置の製造方法について簡
単に説明する。図６（ａ）〜（ｃ）、図７（ａ）〜
（ｂ）は、ゲート電極を形成するための各工程における
半導体装置を示す概略断面図である。
【０００３】まず、図６（ａ）に示すように、シリコン
基板１上にゲート絶縁膜２を形成する。次に、図６
（ｂ）に示すように、ゲート絶縁膜２上にポリシリコン
膜３を成膜する。ここで、成膜されたポリシリコン膜３
の一部は、後の工程でゲート電極となるものである。
基板１上にゲート絶縁膜２を形成する。次に、図６
（ｂ）に示すように、ゲート絶縁膜２上にポリシリコン
膜３を成膜する。ここで、成膜されたポリシリコン膜３
の一部は、後の工程でゲート電極となるものである。
【０００４】その後、図６（ｃ）に示すように、ポリシ
リコン膜３上にフォトレジスト４を塗布する。そして、
図７（ａ）に示すように、フォトリソグラフィにより、
所望のレジストパターン４ａを形成する。次に、図７
（ｂ）に示すように、レジストパターン４ａをマスクと
して、レジストパターン４ａに覆われていないポリシリ
コン膜３の露呈部分をエッチングする。さらに、レジス
トパターン４ａを除去して、ゲート絶縁膜２上にゲート
電極としてのポリシリコン膜３ａを形成する。
リコン膜３上にフォトレジスト４を塗布する。そして、
図７（ａ）に示すように、フォトリソグラフィにより、
所望のレジストパターン４ａを形成する。次に、図７
（ｂ）に示すように、レジストパターン４ａをマスクと
して、レジストパターン４ａに覆われていないポリシリ
コン膜３の露呈部分をエッチングする。さらに、レジス
トパターン４ａを除去して、ゲート絶縁膜２上にゲート
電極としてのポリシリコン膜３ａを形成する。
【０００５】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法において、ゲート電極の微細化は、フォトリ
ソグラフィ技術の解像度に依存していた。すなわち、ゲ
ート電極のゲート長は、フォトリソグラフィで形成され
るレジストパターンの線幅とほぼ同一となる。したがっ
て、形成しうる最小のゲート長は、フォトリソグラフィ
で用いられる露光装置の解像度となる。
の製造方法において、ゲート電極の微細化は、フォトリ
ソグラフィ技術の解像度に依存していた。すなわち、ゲ
ート電極のゲート長は、フォトリソグラフィで形成され
るレジストパターンの線幅とほぼ同一となる。したがっ
て、形成しうる最小のゲート長は、フォトリソグラフィ
で用いられる露光装置の解像度となる。
【０００６】ここで、露光装置の解像度は、光源の波長
に比例する。そのため、ゲート電極を一層微細化するた
めには、短波長の光源を有する露光装置を用いる必要が
ある。しかし、光源の短波長化にも一定の限度があり、
解像度以下の微細なゲート電極を形成することは難しか
った。
に比例する。そのため、ゲート電極を一層微細化するた
めには、短波長の光源を有する露光装置を用いる必要が
ある。しかし、光源の短波長化にも一定の限度があり、
解像度以下の微細なゲート電極を形成することは難しか
った。
【０００７】この問題を解決するために、例えば、特開
２００１−２３７４２０号公報では、次のような技術が
開示されている。すなわち、半導体基板上に、ゲート絶
縁膜、第１ポリシリコン膜、窒化膜、第２ポリシリコン
膜を順次形成して、その後に第２ポリシリコンパターン
をフォトリソグラフィにより形成する。そして、第２ポ
リシリコンパターンの表面を熱酸化した後に、それによ
り形成された熱酸化膜を除去することで微細な第２ポリ
シリコンパターンを形成する。
２００１−２３７４２０号公報では、次のような技術が
開示されている。すなわち、半導体基板上に、ゲート絶
縁膜、第１ポリシリコン膜、窒化膜、第２ポリシリコン
膜を順次形成して、その後に第２ポリシリコンパターン
をフォトリソグラフィにより形成する。そして、第２ポ
リシリコンパターンの表面を熱酸化した後に、それによ
り形成された熱酸化膜を除去することで微細な第２ポリ
シリコンパターンを形成する。
【０００８】その後、微細な第２ポリシリコンパターン
をマスクにして、その下層の窒化膜の露呈部を除去す
る。そして、残存した窒化膜をマスクにして、第１ポリ
シリコン膜の露呈部と、微細な第２ポリシリコンパター
ンとを除去することにより、微細な第１ポリシリコン膜
のゲート電極を形成する。以上述べた半導体装置の製造
方法は、フォトリソグラフィの解像度によらず微細なゲ
ート電極を形成できるものの、その製造工程の数が多く
複雑であるという問題があった。
をマスクにして、その下層の窒化膜の露呈部を除去す
る。そして、残存した窒化膜をマスクにして、第１ポリ
シリコン膜の露呈部と、微細な第２ポリシリコンパター
ンとを除去することにより、微細な第１ポリシリコン膜
のゲート電極を形成する。以上述べた半導体装置の製造
方法は、フォトリソグラフィの解像度によらず微細なゲ
ート電極を形成できるものの、その製造工程の数が多く
複雑であるという問題があった。
【０００９】この発明は、上述のような課題を解決する
ためになされたもので、フォトリソグラフィ技術におけ
る解像度に依存することなく、微細なゲート電極を比較
的簡易に形成することができる半導体装置の製造方法及
び半導体装置を提供することにある。
ためになされたもので、フォトリソグラフィ技術におけ
る解像度に依存することなく、微細なゲート電極を比較
的簡易に形成することができる半導体装置の製造方法及
び半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】この発明の請求項１記載
の発明にかかる半導体装置の製造方法は、基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリ
シリコン膜を形成する工程と、前記ポリシリコン膜上に
レジストパターンを形成した後に、当該レジストパター
ンに覆われていない前記ポリシリコン膜の露呈部を除去
する工程と、前記ポリシリコン膜の露呈部を除去する工
程にて残存したポリシリコン膜の表面を熱酸化して、ゲ
ート電極と当該ゲート電極表面の絶縁膜とを同時に形成
する工程とを備えるものである。
の発明にかかる半導体装置の製造方法は、基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリ
シリコン膜を形成する工程と、前記ポリシリコン膜上に
レジストパターンを形成した後に、当該レジストパター
ンに覆われていない前記ポリシリコン膜の露呈部を除去
する工程と、前記ポリシリコン膜の露呈部を除去する工
程にて残存したポリシリコン膜の表面を熱酸化して、ゲ
ート電極と当該ゲート電極表面の絶縁膜とを同時に形成
する工程とを備えるものである。
【００１１】また、請求項２記載の発明にかかる半導体
装置の製造方法は、上記請求項１記載の発明において、
前記ゲート電極と当該ゲート電極表面の絶縁膜とを同時
に形成する工程の後に、前記ゲート電極表面の絶縁膜の
一部にホールを形成する工程を備えるものである。
装置の製造方法は、上記請求項１記載の発明において、
前記ゲート電極と当該ゲート電極表面の絶縁膜とを同時
に形成する工程の後に、前記ゲート電極表面の絶縁膜の
一部にホールを形成する工程を備えるものである。
【００１２】また、この発明の請求項３記載の発明にか
かる半導体装置の製造方法は、基板上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上にポリシリコン膜
を形成する工程と、前記ポリシリコン膜上に窒化膜を形
成する工程と、前記窒化膜上にレジストパターンを形成
した後に、当該レジストパターンに覆われていない前記
窒化膜の露呈部を除去して窒化膜パターンを形成する工
程と、前記窒化膜パターンに覆われていない前記ポリシ
リコン膜の露呈部を除去する工程と、前記ポリシリコン
膜の露呈部を除去する工程にて残存したポリシリコン膜
の表面を熱酸化して、ゲート電極と当該ゲート電極側面
の絶縁膜とを同時に形成する工程と、前記ゲート電極側
面の絶縁膜をマスクとして前記ゲート電極上面にシリサ
イドを形成する工程とを備えるものである。
かる半導体装置の製造方法は、基板上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上にポリシリコン膜
を形成する工程と、前記ポリシリコン膜上に窒化膜を形
成する工程と、前記窒化膜上にレジストパターンを形成
した後に、当該レジストパターンに覆われていない前記
窒化膜の露呈部を除去して窒化膜パターンを形成する工
程と、前記窒化膜パターンに覆われていない前記ポリシ
リコン膜の露呈部を除去する工程と、前記ポリシリコン
膜の露呈部を除去する工程にて残存したポリシリコン膜
の表面を熱酸化して、ゲート電極と当該ゲート電極側面
の絶縁膜とを同時に形成する工程と、前記ゲート電極側
面の絶縁膜をマスクとして前記ゲート電極上面にシリサ
イドを形成する工程とを備えるものである。
【００１３】また、この発明の請求項４記載の発明にか
かる半導体装置は、請求項１〜請求項３のいずれかに記
載の半導体装置の製造方法にて製造されたものである。
かる半導体装置は、請求項１〜請求項３のいずれかに記
載の半導体装置の製造方法にて製造されたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。なお、各図中、同
一または相当する部分には同一の符号を付しており、そ
の重複説明は適宜に簡略化ないし省略する。
いて図面を参照して詳細に説明する。なお、各図中、同
一または相当する部分には同一の符号を付しており、そ
の重複説明は適宜に簡略化ないし省略する。
【００１５】実施の形態１．図１、図２にて、この発明
の実施の形態１について詳細に説明する。図１（ａ）〜
（ｃ）、図２（ａ）〜（ｃ）は、この発明の実施の形態
１を示す半導体装置の製造方法であって、ゲート電極を
形成するための各工程における半導体装置を示す概略断
面図である。
の実施の形態１について詳細に説明する。図１（ａ）〜
（ｃ）、図２（ａ）〜（ｃ）は、この発明の実施の形態
１を示す半導体装置の製造方法であって、ゲート電極を
形成するための各工程における半導体装置を示す概略断
面図である。
【００１６】まず、図１（ａ）に示すように、シリコン
基板１上に、ゲート絶縁膜２を形成する。このとき、ゲ
ート絶縁膜２の膜厚は、例えば、３ｎｍである。次に、
図１（ｂ）に示すように、ＣＶＤ法により、ゲート絶縁
膜２上にポリシリコン膜３を形成する。ここで、ポリシ
リコン膜３の一部は、後の工程でゲート電極となるもの
であり、その膜厚は、例えば、２０ｎｍである。その
後、図１（ｃ）に示すように、ポリシリコン膜３上にフ
ォトレジスト４を塗布する。
基板１上に、ゲート絶縁膜２を形成する。このとき、ゲ
ート絶縁膜２の膜厚は、例えば、３ｎｍである。次に、
図１（ｂ）に示すように、ＣＶＤ法により、ゲート絶縁
膜２上にポリシリコン膜３を形成する。ここで、ポリシ
リコン膜３の一部は、後の工程でゲート電極となるもの
であり、その膜厚は、例えば、２０ｎｍである。その
後、図１（ｃ）に示すように、ポリシリコン膜３上にフ
ォトレジスト４を塗布する。
【００１７】そして、図２（ａ）に示すように、フォト
リソグラフィにより、所望のレジストパターン４ａを形
成する。次に、図２（ｂ）に示すように、レジストパタ
ーン４ａをマスクとして、レジストパターン４ａに覆わ
れていないポリシリコン膜３の露呈部分を、ドライエッ
チングにより除去する。これにより、ポリシリコンパタ
ーンとしてのポリシリコン膜３ａが形成される。さら
に、ポリシリコン膜３ａ上のレジストパターン４ａを、
アッシングにより除去する。
リソグラフィにより、所望のレジストパターン４ａを形
成する。次に、図２（ｂ）に示すように、レジストパタ
ーン４ａをマスクとして、レジストパターン４ａに覆わ
れていないポリシリコン膜３の露呈部分を、ドライエッ
チングにより除去する。これにより、ポリシリコンパタ
ーンとしてのポリシリコン膜３ａが形成される。さら
に、ポリシリコン膜３ａ上のレジストパターン４ａを、
アッシングにより除去する。
【００１８】そして、図２（ｃ）に示すように、ポリシ
リコン膜３ａを熱酸化して、ポリシリコンパターンの表
面（ポリシリコン膜３ａの上面及び側面である。）に絶
縁膜としての熱酸化膜５を形成する。このとき、ポリシ
リコンパターンの内部は、熱酸化せずに、ポリシリコン
膜３ｂのままである。そして、このポリシリコン膜３ｂ
が、ゲート電極として機能することになる。すなわち、
本実施の形態１では、ポリシリコン膜３ａの熱酸化処理
により、ゲート電極３ｂと、その周囲の絶縁膜５とを、
同時に形成する。そして、ゲート電極としてのポリシリ
コン膜３ｂの幅（ゲート長）は、熱酸化処理工程前のポ
リシリコン膜３ａの幅よりも、熱酸化膜５の膜厚の２倍
分だけ小さくなる。
リコン膜３ａを熱酸化して、ポリシリコンパターンの表
面（ポリシリコン膜３ａの上面及び側面である。）に絶
縁膜としての熱酸化膜５を形成する。このとき、ポリシ
リコンパターンの内部は、熱酸化せずに、ポリシリコン
膜３ｂのままである。そして、このポリシリコン膜３ｂ
が、ゲート電極として機能することになる。すなわち、
本実施の形態１では、ポリシリコン膜３ａの熱酸化処理
により、ゲート電極３ｂと、その周囲の絶縁膜５とを、
同時に形成する。そして、ゲート電極としてのポリシリ
コン膜３ｂの幅（ゲート長）は、熱酸化処理工程前のポ
リシリコン膜３ａの幅よりも、熱酸化膜５の膜厚の２倍
分だけ小さくなる。
【００１９】以上述べたように、シリコン基板１上は、
熱酸化膜５とゲート絶縁膜２とによる絶縁膜が形成され
ることになる。すなわち、絶縁膜としての熱酸化膜５
は、その後の工程においても、除去されることなく、そ
のまま半導体装置の絶縁膜として残存する。さらに換言
すれば、本実施の形態１における半導体装置の製造方法
によれば、熱酸化膜５をそのまま絶縁膜として残存させ
ることで、その後の絶縁膜成膜工程を省くことができ
る。そして、上述の工程の後に、図示は省略するが、フ
ォトリソグラフィにより、熱酸化膜５の上面の一部に、
ポリシリコン膜３ｂの上面の一部が露呈するようにホー
ルを形成する。さらに、そのホールにタングステン等の
プラグを形成する。このようにして、半導体装置のトラ
ンジスタが形成される。なお、トランジスタにおけるソ
ース・ドレイン領域については、その図示と説明とを省
略した。
熱酸化膜５とゲート絶縁膜２とによる絶縁膜が形成され
ることになる。すなわち、絶縁膜としての熱酸化膜５
は、その後の工程においても、除去されることなく、そ
のまま半導体装置の絶縁膜として残存する。さらに換言
すれば、本実施の形態１における半導体装置の製造方法
によれば、熱酸化膜５をそのまま絶縁膜として残存させ
ることで、その後の絶縁膜成膜工程を省くことができ
る。そして、上述の工程の後に、図示は省略するが、フ
ォトリソグラフィにより、熱酸化膜５の上面の一部に、
ポリシリコン膜３ｂの上面の一部が露呈するようにホー
ルを形成する。さらに、そのホールにタングステン等の
プラグを形成する。このようにして、半導体装置のトラ
ンジスタが形成される。なお、トランジスタにおけるソ
ース・ドレイン領域については、その図示と説明とを省
略した。
【００２０】以上説明したように、本実施の形態１にお
ける半導体装置の製造方法においては、フォトリソグラ
フィ技術における解像度に依存することなく、微細なゲ
ート電極を比較的少ない工程数で形成することができ
る。
ける半導体装置の製造方法においては、フォトリソグラ
フィ技術における解像度に依存することなく、微細なゲ
ート電極を比較的少ない工程数で形成することができ
る。
【００２１】実施の形態２．図３〜図５にて、この発明
の実施の形態２について詳細に説明する。図３（ａ）〜
（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、
この発明の実施の形態２を示す半導体装置の製造方法で
あって、ゲート電極を形成するための各工程における半
導体装置を示す概略断面図である。
の実施の形態２について詳細に説明する。図３（ａ）〜
（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、
この発明の実施の形態２を示す半導体装置の製造方法で
あって、ゲート電極を形成するための各工程における半
導体装置を示す概略断面図である。
【００２２】まず、図３（ａ）に示すように、シリコン
基板１上に、ゲート絶縁膜２を形成する。このとき、ゲ
ート絶縁膜２の膜厚は、例えば、３ｎｍである。次に、
図３（ｂ）に示すように、ＣＶＤ法により、ゲート絶縁
膜２上にポリシリコン膜３を形成する。ここで、ポリシ
リコン膜３の一部は、後の工程でゲート電極となるもの
であり、その膜厚は、例えば、２０ｎｍである。そし
て、図３（ｃ）に示すように、ＣＶＤ法により、ポリシ
リコン膜３上に窒化膜６を形成する。ここで、窒化膜６
の膜厚は、例えば、１５ｎｍである。その後、図３
（ｄ）に示すように、窒化膜６上にフォトレジスト４を
塗布する。
基板１上に、ゲート絶縁膜２を形成する。このとき、ゲ
ート絶縁膜２の膜厚は、例えば、３ｎｍである。次に、
図３（ｂ）に示すように、ＣＶＤ法により、ゲート絶縁
膜２上にポリシリコン膜３を形成する。ここで、ポリシ
リコン膜３の一部は、後の工程でゲート電極となるもの
であり、その膜厚は、例えば、２０ｎｍである。そし
て、図３（ｃ）に示すように、ＣＶＤ法により、ポリシ
リコン膜３上に窒化膜６を形成する。ここで、窒化膜６
の膜厚は、例えば、１５ｎｍである。その後、図３
（ｄ）に示すように、窒化膜６上にフォトレジスト４を
塗布する。
【００２３】そして、図４（ａ）に示すように、フォト
リソグラフィにより、所望のレジストパターン４ａを形
成する。次に、図４（ｂ）に示すように、レジストパタ
ーン４ａをマスクとして、レジストパターン４ａに覆わ
れていない窒化膜６の露呈部分をドライエッチングによ
り除去する。これにより、窒化膜パターン６ａが形成さ
れる。さらに、窒化膜パターン６ａ上のレジストパター
ン４ａを除去する。次に、図４（ｃ）に示すように、窒
化膜パターン６ａをマスクとして、レジストパターン４
ａに覆われていないポリシリコン膜３の露呈部分をドラ
イエッチングにより除去する。これにより、ポリシリコ
ンパターンとしてのポリシリコン膜３ａが形成される。
リソグラフィにより、所望のレジストパターン４ａを形
成する。次に、図４（ｂ）に示すように、レジストパタ
ーン４ａをマスクとして、レジストパターン４ａに覆わ
れていない窒化膜６の露呈部分をドライエッチングによ
り除去する。これにより、窒化膜パターン６ａが形成さ
れる。さらに、窒化膜パターン６ａ上のレジストパター
ン４ａを除去する。次に、図４（ｃ）に示すように、窒
化膜パターン６ａをマスクとして、レジストパターン４
ａに覆われていないポリシリコン膜３の露呈部分をドラ
イエッチングにより除去する。これにより、ポリシリコ
ンパターンとしてのポリシリコン膜３ａが形成される。
【００２４】そして、図５（ａ）に示すように、ポリシ
リコン膜３ａを熱酸化して、ポリシリコンパターンの露
呈面（ポリシリコン膜３ａの側面である。）に絶縁膜と
しての熱酸化膜５を形成する。このとき、ポリシリコン
パターンの内部は、前記実施の形態１と同様に、ポリシ
リコン膜３ｂのままであり、このポリシリコン膜３ｂが
ゲート電極として機能する。すなわち、本実施の形態２
では、ポリシリコン膜３ａの熱酸化処理により、ゲート
電極３ｂと、ゲート電極側面の絶縁膜５とが、同時に形
成される。
リコン膜３ａを熱酸化して、ポリシリコンパターンの露
呈面（ポリシリコン膜３ａの側面である。）に絶縁膜と
しての熱酸化膜５を形成する。このとき、ポリシリコン
パターンの内部は、前記実施の形態１と同様に、ポリシ
リコン膜３ｂのままであり、このポリシリコン膜３ｂが
ゲート電極として機能する。すなわち、本実施の形態２
では、ポリシリコン膜３ａの熱酸化処理により、ゲート
電極３ｂと、ゲート電極側面の絶縁膜５とが、同時に形
成される。
【００２５】次に、図５（ｂ）に示すように、ポリシリ
コン膜３ｂ上の窒化膜パターン６ａを除去した後に、ゲ
ート絶縁膜２、ポリシリコン膜３ｂ、熱酸化膜５のそれ
ぞれの露呈面上にコバルト等の金属膜７を成膜する。こ
こで、金属膜７の膜厚は、例えば、７ｎｍである。その
後、アニール処理を行う。このとき、熱酸化膜５がマス
クとなって、金属膜７とポリシリコン膜３ｂとの接触部
（ポリシリコン膜３ｂの上面である。）にのみ、シリサ
イド７ａが形成される。そして、図５（ｃ）に示すよう
に、シリサイド７ａが形成されないその他の金属膜７が
除去される。
コン膜３ｂ上の窒化膜パターン６ａを除去した後に、ゲ
ート絶縁膜２、ポリシリコン膜３ｂ、熱酸化膜５のそれ
ぞれの露呈面上にコバルト等の金属膜７を成膜する。こ
こで、金属膜７の膜厚は、例えば、７ｎｍである。その
後、アニール処理を行う。このとき、熱酸化膜５がマス
クとなって、金属膜７とポリシリコン膜３ｂとの接触部
（ポリシリコン膜３ｂの上面である。）にのみ、シリサ
イド７ａが形成される。そして、図５（ｃ）に示すよう
に、シリサイド７ａが形成されないその他の金属膜７が
除去される。
【００２６】このようにして、微細なゲート電極として
のポリシリコン膜３ｂ上に、選択的に金属膜とのシリサ
イド７ａを形成することができる。なお、シリサイド７
ａは、ゲート電極の抵抗を下げて、トランジスタの性能
を向上するものである。以上述べたように、シリコン基
板１上は、ゲート電極の上面を除いて、熱酸化膜５とゲ
ート絶縁膜２とによる絶縁膜が形成されることになる。
すなわち、絶縁膜としてポリシリコン膜３ｂ側面に形成
された熱酸化膜５は、その後の工程においても、除去さ
れることなく、そのまま絶縁膜として残存する。さら
に、ポリシリコン膜３ｂ側面に形成された熱酸化膜５
が、マスクとして機能して、ポリシリコン膜３ｂ上面へ
のシリサイド７ａの形成が可能になる。
のポリシリコン膜３ｂ上に、選択的に金属膜とのシリサ
イド７ａを形成することができる。なお、シリサイド７
ａは、ゲート電極の抵抗を下げて、トランジスタの性能
を向上するものである。以上述べたように、シリコン基
板１上は、ゲート電極の上面を除いて、熱酸化膜５とゲ
ート絶縁膜２とによる絶縁膜が形成されることになる。
すなわち、絶縁膜としてポリシリコン膜３ｂ側面に形成
された熱酸化膜５は、その後の工程においても、除去さ
れることなく、そのまま絶縁膜として残存する。さら
に、ポリシリコン膜３ｂ側面に形成された熱酸化膜５
が、マスクとして機能して、ポリシリコン膜３ｂ上面へ
のシリサイド７ａの形成が可能になる。
【００２７】そして、上述の工程の後に、図示は省略す
るが、シリサイド７ａの上面に、又は、シリサイド７ａ
の上面を含むシリコン基板１上の全域に、絶縁膜を形成
する。その後、フォトリソグラフィにより、シリサイド
７ａ上の絶縁膜の一部に、シリサイド７ａの上面の一部
が露呈するようにホールを形成する。さらに、そのホー
ルにプラグを形成する。
るが、シリサイド７ａの上面に、又は、シリサイド７ａ
の上面を含むシリコン基板１上の全域に、絶縁膜を形成
する。その後、フォトリソグラフィにより、シリサイド
７ａ上の絶縁膜の一部に、シリサイド７ａの上面の一部
が露呈するようにホールを形成する。さらに、そのホー
ルにプラグを形成する。
【００２８】以上説明したように、本実施の形態２にお
ける半導体装置の製造方法においても、前記実施の形態
１と同様に、フォトリソグラフィ技術における解像度に
依存することなく、微細で低抵抗なゲート電極を比較的
少ない工程数で形成することができる。
ける半導体装置の製造方法においても、前記実施の形態
１と同様に、フォトリソグラフィ技術における解像度に
依存することなく、微細で低抵抗なゲート電極を比較的
少ない工程数で形成することができる。
【００２９】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
【００３０】
【発明の効果】本発明は以上のように構成されているの
で、フォトリソグラフィ技術における解像度に依存する
ことなく、微細なゲート電極を比較的簡易に形成するこ
とができる半導体装置の製造方法及び半導体装置を提供
することができる。
で、フォトリソグラフィ技術における解像度に依存する
ことなく、微細なゲート電極を比較的簡易に形成するこ
とができる半導体装置の製造方法及び半導体装置を提供
することができる。
【図１】 この発明の実施の形態１を示す半導体装置の
製造方法であって、各工程における半導体装置を示す概
略断面図である。
製造方法であって、各工程における半導体装置を示す概
略断面図である。
【図２】 図１に続く各工程における半導体装置を示す
概略断面図である。
概略断面図である。
【図３】 この発明の実施の形態２を示す半導体装置の
製造方法であって、各工程における半導体装置を示す概
略断面図である。
製造方法であって、各工程における半導体装置を示す概
略断面図である。
【図４】 図３に続く各工程における半導体装置を示す
概略断面図である。
概略断面図である。
【図５】 図４に続く各工程における半導体装置を示す
概略断面図である。
概略断面図である。
【図６】 従来の半導体装置の製造方法であって、各工
程における半導体装置を示す概略断面図である。
程における半導体装置を示す概略断面図である。
【図７】 図６に続く各工程における半導体装置を示す
概略断面図である。
概略断面図である。
１ シリコン基板（基板）、 ２ ゲート絶縁膜、
３、３ａ、３ｂ ポリシリコン膜（ゲート電極膜）、
４ フォトレジスト、 ４ａ レジストパター
ン、 ５ 熱酸化膜、 ６ 窒化膜、 ６ａ 窒
化膜パターン、７ 金属膜、 ７ａ シリサイド。
３、３ａ、３ｂ ポリシリコン膜（ゲート電極膜）、
４ フォトレジスト、 ４ａ レジストパター
ン、 ５ 熱酸化膜、 ６ 窒化膜、 ６ａ 窒
化膜パターン、７ 金属膜、 ７ａ シリサイド。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB18 BB40 CC05
DD04 DD43 DD71 DD78 DD84
DD89 EE05 EE14 EE17 FF14
GG09 GG10 GG14 HH14
5F140 AA39 AA40 BA01 BF01 BF04
BF11 BF18 BF60 BG12 BG34
BG38 BG49 BG50
Claims (4)
- 【請求項１】 基板上にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜上にレジストパターンを形成した後
に、当該レジストパターンに覆われていない前記ポリシ
リコン膜の露呈部を除去する工程と、 前記ポリシリコン膜の露呈部を除去する工程にて残存し
たポリシリコン膜の表面を熱酸化して、ゲート電極と当
該ゲート電極表面の絶縁膜とを同時に形成する工程とを
備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極と当該ゲート電極表面の
絶縁膜とを同時に形成する工程の後に、前記ゲート電極
表面の絶縁膜の一部にホールを形成する工程を備えるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 基板上にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜上に窒化膜を形成する工程と、 前記窒化膜上にレジストパターンを形成した後に、当該
レジストパターンに覆われていない前記窒化膜の露呈部
を除去して窒化膜パターンを形成する工程と、 前記窒化膜パターンに覆われていない前記ポリシリコン
膜の露呈部を除去する工程と、 前記ポリシリコン膜の露呈部を除去する工程にて残存し
たポリシリコン膜の表面を熱酸化して、ゲート電極と当
該ゲート電極側面の絶縁膜とを同時に形成する工程と、 前記ゲート電極側面の絶縁膜をマスクとして前記ゲート
電極上面にシリサイドを形成する工程とを備えることを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜請求項３のいずれかに記載の
半導体装置の製造方法にて製造されたことを特徴とする
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383490A JP2003188371A (ja) | 2001-12-17 | 2001-12-17 | 半導体装置の製造方法及び半導体装置 |
| US10/141,922 US6583036B1 (en) | 2001-12-17 | 2002-05-10 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383490A JP2003188371A (ja) | 2001-12-17 | 2001-12-17 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188371A true JP2003188371A (ja) | 2003-07-04 |
Family
ID=19187594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001383490A Withdrawn JP2003188371A (ja) | 2001-12-17 | 2001-12-17 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6583036B1 (ja) |
| JP (1) | JP2003188371A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575449B1 (ko) * | 2004-05-10 | 2006-05-03 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR100583609B1 (ko) * | 2004-07-05 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 |
| US7776744B2 (en) * | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118522B2 (ja) * | 1990-10-24 | 1995-12-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 基板表面を酸化処理するための方法及び半導体の構造 |
| KR100275544B1 (ko) * | 1995-12-20 | 2001-01-15 | 이계철 | 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법 |
| TW332915B (en) * | 1997-06-24 | 1998-06-01 | Ti Acer Co Ltd | The producing method for shallow trench isolation with global planarization |
| JPH1145995A (ja) * | 1997-07-25 | 1999-02-16 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
| KR100275540B1 (ko) * | 1997-09-23 | 2000-12-15 | 정선종 | 초자기정렬 쌍극자 트랜지스터 장치 및 그 제조방법 |
| JP3425581B2 (ja) | 2000-02-24 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置のゲート電極の形成方法 |
-
2001
- 2001-12-17 JP JP2001383490A patent/JP2003188371A/ja not_active Withdrawn
-
2002
- 2002-05-10 US US10/141,922 patent/US6583036B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030113987A1 (en) | 2003-06-19 |
| US6583036B1 (en) | 2003-06-24 |
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|---|---|---|---|
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