JPS59202670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59202670A JPS59202670A JP7617583A JP7617583A JPS59202670A JP S59202670 A JPS59202670 A JP S59202670A JP 7617583 A JP7617583 A JP 7617583A JP 7617583 A JP7617583 A JP 7617583A JP S59202670 A JPS59202670 A JP S59202670A
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置の製造方法に関し、更に詳細には
Ｇａ ＡｓのＭＥＳ ＦＥＴを形成する方法に関する
ものである。
Ｇａ ＡｓのＭＥＳ ＦＥＴを形成する方法に関する
ものである。
［発明の技術的菌類］
従来、ＧａＡＳ−ＩＣ等の製造工程においては、ＭＥＳ
ＦＦＴをたどえば第１図のごとき工程で：製作して
いた。
ＦＦＴをたどえば第１図のごとき工程で：製作して
いた。
まず、第１図＜ａ ）に示すように、表面にＮ−領域２
を有するＧａ ＡＳ半導体基板１の表面に電極となるべ
き金属膜（たとえばＴＩ）３を二点鎖線で示すように形
成した後、引き続いてその上に窒化膜４及びレジスト５
を同じく二点鎖線で示ザように順次被着させる（窒化膜
は必ずしも必要としない）。 ついでレジスト５を第１
図（ａ ）の実線で示すようにパターニングしてレジス
トパターン５ａを形成し、更にレジス］−パターン５ａ
をマスクとして窒化膜４及び金属膜３をエツチングする
ことにより、窒化膜パターン４ａ及びゲート電極−次パ
ターン３ａを形成Ｊる。
を有するＧａ ＡＳ半導体基板１の表面に電極となるべ
き金属膜（たとえばＴＩ）３を二点鎖線で示すように形
成した後、引き続いてその上に窒化膜４及びレジスト５
を同じく二点鎖線で示ザように順次被着させる（窒化膜
は必ずしも必要としない）。 ついでレジスト５を第１
図（ａ ）の実線で示すようにパターニングしてレジス
トパターン５ａを形成し、更にレジス］−パターン５ａ
をマスクとして窒化膜４及び金属膜３をエツチングする
ことにより、窒化膜パターン４ａ及びゲート電極−次パ
ターン３ａを形成Ｊる。
次にゲート電極−次パターン３ａの側面を湿式エツチン
グによりサイドエツチングし［第１図（ｂ）参照］で所
定幅のゲート電ＩＧを形成した後、レジストパターン５
ａと窒化膜パターン４ａとをマスクとして該電極Ｇの周
囲の基板Ｎ−領域２にドナー不純物をイオン注入してソ
ース領域６及びドレイン領域７を形成する。［第°１図
（Ｃ）参照１゜ そして更にアニールを行って注入イオ
ンを活性化させた後、レジス（・パターン５ａと窒化膜
パターン４ａとを除去し、最後にソース領域及びドレイ
ン領域の表面にオーミック接続をするソース電極Ｓ及び
ドレイン電極りを形成して素子を完成する。 この場合
、ゲート電極Ｇの幅がＬ ｃとなり、またゲート電極端
とソース領域間の距離はＬＳとなり、そしてグー１〜電
極端とドレイン領域間の距離がり。となる。 このよう
な工程から成る従来の製造方法には次のような問題点が
あった。
グによりサイドエツチングし［第１図（ｂ）参照］で所
定幅のゲート電ＩＧを形成した後、レジストパターン５
ａと窒化膜パターン４ａとをマスクとして該電極Ｇの周
囲の基板Ｎ−領域２にドナー不純物をイオン注入してソ
ース領域６及びドレイン領域７を形成する。［第°１図
（Ｃ）参照１゜ そして更にアニールを行って注入イオ
ンを活性化させた後、レジス（・パターン５ａと窒化膜
パターン４ａとを除去し、最後にソース領域及びドレイ
ン領域の表面にオーミック接続をするソース電極Ｓ及び
ドレイン電極りを形成して素子を完成する。 この場合
、ゲート電極Ｇの幅がＬ ｃとなり、またゲート電極端
とソース領域間の距離はＬＳとなり、そしてグー１〜電
極端とドレイン領域間の距離がり。となる。 このよう
な工程から成る従来の製造方法には次のような問題点が
あった。
［背景技術の問題点］
上記のごとぎ従来のＭＥＳＦＥＴの製造方法においては
、ゲート電極幅Ｌｃ及びゲートソース間距離Ｌｓとゲー
トドレイン間距離し。がゲート電極３ａのサイドエッチ
量によって左右されることになるが、一般に湿式エツチ
ング法では微細なエツチング制御が難しいのでサイドエ
ッチ量を正確に制御することが困難であり、従ってウェ
ハ内又はウェハ間における前記の語数値が各チップ毎に
ばらつきやすく、その結果、最終的に同一ロットから得
られた多数のＦＥＴの特性のばらつくこととなり、品質
管理の面からも改善すべき課題となっていた。 また従
来方法では前記と同じ理由により、ゲートとソース及び
ゲートとドレインの相互の間隔を微小化することが困難
であり、従って従来方法はＧａＡｓ−ＩＣ等の高集積化
を図る上での障害となっていた。 更に前記従来の製造
方法は工程数が多く、製造に要する時間が長かったため
、ＧａＡＳデバイスのコスト低減化を図る場合において
改善すべき課題となっていた。
、ゲート電極幅Ｌｃ及びゲートソース間距離Ｌｓとゲー
トドレイン間距離し。がゲート電極３ａのサイドエッチ
量によって左右されることになるが、一般に湿式エツチ
ング法では微細なエツチング制御が難しいのでサイドエ
ッチ量を正確に制御することが困難であり、従ってウェ
ハ内又はウェハ間における前記の語数値が各チップ毎に
ばらつきやすく、その結果、最終的に同一ロットから得
られた多数のＦＥＴの特性のばらつくこととなり、品質
管理の面からも改善すべき課題となっていた。 また従
来方法では前記と同じ理由により、ゲートとソース及び
ゲートとドレインの相互の間隔を微小化することが困難
であり、従って従来方法はＧａＡｓ−ＩＣ等の高集積化
を図る上での障害となっていた。 更に前記従来の製造
方法は工程数が多く、製造に要する時間が長かったため
、ＧａＡＳデバイスのコスト低減化を図る場合において
改善すべき課題となっていた。
「発明の目的」
従って、この発明の目的は、前記問題点を解消し、ゲー
ト電極幅及びチャンネル長、ゲートソース間距離及びゲ
ートドレイン間距離などを正確に制御することができる
とともによい素子特性を有したＦＥＴを製造でき、また
、従来方法よりも工数が少なくかつ製造時間も短がい、
改良された半導体装置製造方法を提供づることである。
ト電極幅及びチャンネル長、ゲートソース間距離及びゲ
ートドレイン間距離などを正確に制御することができる
とともによい素子特性を有したＦＥＴを製造でき、また
、従来方法よりも工数が少なくかつ製造時間も短がい、
改良された半導体装置製造方法を提供づることである。
［発明の概要〕
この発明は、異方性エツチングが可能な反応性イオンエ
ツチング法（以下には、これをＲＩＥ法と略記する。）
を利用してゲート電極を只−回のエツチング工程で所定
司法に形成すると同時に、該電極周囲の基板表面をもゲ
ートソース間距離又はゲートソース間距離に相当りる所
定Ｊ９さだ（プエッチングすることによって、ゲート電
極幅及びグー１〜ソース間距離ゲートドレイン間距離な
どを微細に且つ正確に形成し、安定した特性を有する素
子を製造することができ、また、製造工数及び必要時間
も従来方法よりも少なくすることができる改良された半
導体装置の製造方法を提供するものである。
ツチング法（以下には、これをＲＩＥ法と略記する。）
を利用してゲート電極を只−回のエツチング工程で所定
司法に形成すると同時に、該電極周囲の基板表面をもゲ
ートソース間距離又はゲートソース間距離に相当りる所
定Ｊ９さだ（プエッチングすることによって、ゲート電
極幅及びグー１〜ソース間距離ゲートドレイン間距離な
どを微細に且つ正確に形成し、安定した特性を有する素
子を製造することができ、また、製造工数及び必要時間
も従来方法よりも少なくすることができる改良された半
導体装置の製造方法を提供するものである。
「発明の実施例」
以下に第２図（ａ ）乃至第２図（（１）を参照して本
発明方法の実施例を説明する。
発明方法の実施例を説明する。
この実施例において使用するＧａ Ａｓ半導体基板１は
、高絶縁性のインドリシックタイプを用い、第２図（ａ
）に示すように予め、その表面に３ｉ等のドナー不純
物をイオン注入した後にアニールを行うことによりＮ−
型の高抵抗層２を形成させたものである。 本発明方法
の第一工程では、この半導体基板１の全面にゲート電極
となるべきＴ１等の金属膜３を例えば１５００ス厚形成
した後、該金属膜３の全面にレジスト５を二点鎖線で示
すように被着さぜ、更に該レジス１〜５をパターニング
してレジストパターン５ａを形成する［第１図（ａ ）
参照］。 次に、このレジストパターン５ａをマスクと
して金属膜３をＲＴＥ法でドライエツチングすることに
よりゲート電極Ｇを形成するとともに金属膜３のエツチ
ングに続いてゲート電極周囲の基板表面の高抵抗層２を
エツチングして該高抵抗層２を所定厚さ例えば２０００
人だ（プエッチングする［第２図（ｂ）参照］。 この
場合、ＲＩＥ法では異方性エツチングとなるのでサイド
エツチは全く生ぜず、レジストパターン５ａと全く同一
寸法のゲート電極Ｇが形成される。 また、県板表面の
高抵抗層２がゲート電極Ｇの周縁に沿って削り取られて
ゲート電極Ｇの周囲に沿う段付き部が形成される。 こ
の段付き部によって以下の工程において形成されるソー
ス領域及びドレイン領域とゲート電極間の距離が設定さ
れると同時にヂ１７ンネル長が決定される。
、高絶縁性のインドリシックタイプを用い、第２図（ａ
）に示すように予め、その表面に３ｉ等のドナー不純
物をイオン注入した後にアニールを行うことによりＮ−
型の高抵抗層２を形成させたものである。 本発明方法
の第一工程では、この半導体基板１の全面にゲート電極
となるべきＴ１等の金属膜３を例えば１５００ス厚形成
した後、該金属膜３の全面にレジスト５を二点鎖線で示
すように被着さぜ、更に該レジス１〜５をパターニング
してレジストパターン５ａを形成する［第１図（ａ ）
参照］。 次に、このレジストパターン５ａをマスクと
して金属膜３をＲＴＥ法でドライエツチングすることに
よりゲート電極Ｇを形成するとともに金属膜３のエツチ
ングに続いてゲート電極周囲の基板表面の高抵抗層２を
エツチングして該高抵抗層２を所定厚さ例えば２０００
人だ（プエッチングする［第２図（ｂ）参照］。 この
場合、ＲＩＥ法では異方性エツチングとなるのでサイド
エツチは全く生ぜず、レジストパターン５ａと全く同一
寸法のゲート電極Ｇが形成される。 また、県板表面の
高抵抗層２がゲート電極Ｇの周縁に沿って削り取られて
ゲート電極Ｇの周囲に沿う段付き部が形成される。 こ
の段付き部によって以下の工程において形成されるソー
ス領域及びドレイン領域とゲート電極間の距離が設定さ
れると同時にヂ１７ンネル長が決定される。
ＰＩＦの一条件例としてＣＣＩ 、 １８ ５ｔａｎｄ
ａｒｄｃｃ ／ｍｉｎ 、 ｌ−Ｌ ２５ｔａｎｄａｒ
ｄ ｃｃ ／ｍｉｎ 、圧力 ５１フａ、パワー５００
Ｗで行えば、Ｔ１及びＧａ ＡＳとも同条件でエツチン
グできる。 この条件ではＧａＡｓの２０００２を４５
秒で４Ｊすることができる。
ａｒｄｃｃ ／ｍｉｎ 、 ｌ−Ｌ ２５ｔａｎｄａｒ
ｄ ｃｃ ／ｍｉｎ 、圧力 ５１フａ、パワー５００
Ｗで行えば、Ｔ１及びＧａ ＡＳとも同条件でエツチン
グできる。 この条件ではＧａＡｓの２０００２を４５
秒で４Ｊすることができる。
勿論、Ｔ１とＱａ ＡＳとのＲＩＥ条件を所望により変
更することは差支えない。
更することは差支えない。
エツチング後、ゲート電ＩｆｉＧ上のレジストパターン
５ａを剥離し、次いで再びレジスト塗布とパターニング
を行って基板表面に第２図（Ｃ）のごとき第二のレジス
トパターン８を形成する。 次いで、ゲート電ｒＴＩＧ
のまわりに露出している基板表面に、Ｓｉのごどきドナ
ー不純物をイオン注入した後、該イオンの活性化のため
のアニールを行うことによりゲート電極直下の高抵抗層
２を挾んでソース領域６とドレイン領域７とを形成する
。
５ａを剥離し、次いで再びレジスト塗布とパターニング
を行って基板表面に第２図（Ｃ）のごとき第二のレジス
トパターン８を形成する。 次いで、ゲート電ｒＴＩＧ
のまわりに露出している基板表面に、Ｓｉのごどきドナ
ー不純物をイオン注入した後、該イオンの活性化のため
のアニールを行うことによりゲート電極直下の高抵抗層
２を挾んでソース領域６とドレイン領域７とを形成する
。
そして最後に、第二のレジストパターン８を剥離した後
、第２図（（１）に示すようにソース領域６とドレイン
領域７とにそれぞれＡ ｕ−Ｇ ｅ合金のソース電極Ｓ
及びドレイン電極りとを形成させることにより素子形成
が完了する。
、第２図（（１）に示すようにソース領域６とドレイン
領域７とにそれぞれＡ ｕ−Ｇ ｅ合金のソース電極Ｓ
及びドレイン電極りとを形成させることにより素子形成
が完了する。
［発明の効果］
前記のごとき本発明方法によれば、次のような種々の効
果が得られる。
果が得られる。
（１）従来方法のようにゲート電極をサイドエッチする
必要がなく、本発明方法においてはＴｉ とＧａ Ａｓ
が連続した工程でエツチングができるので工数が少なく
なるとともに工程時間が短縮され、これによりコスト低
下が実現できる。
必要がなく、本発明方法においてはＴｉ とＧａ Ａｓ
が連続した工程でエツチングができるので工数が少なく
なるとともに工程時間が短縮され、これによりコスト低
下が実現できる。
（ｎ）異方性エツチングができるＰＩＦ法を利用したの
でＧａ ＡＳが垂直に（電極下に回り込まないで）エツ
チングでき、また従来方法に比較してゲートソース間距
離及びゲートドレイン間を縮めることができ、その結果
、素子特性を均一化できるばかりでなく、ＧａＡｓ−Ｉ
Ｃ等の末梢度を高めることができる。
でＧａ ＡＳが垂直に（電極下に回り込まないで）エツ
チングでき、また従来方法に比較してゲートソース間距
離及びゲートドレイン間を縮めることができ、その結果
、素子特性を均一化できるばかりでなく、ＧａＡｓ−Ｉ
Ｃ等の末梢度を高めることができる。
（ＩＩＩ）従来方法のサイドエッチングによるゲート電
極幅、ゲートソース間距離及びグー１−ドレイン間距離
のバラツキの問題が解消されるので、素子の特性を一定
化することができる。
極幅、ゲートソース間距離及びグー１−ドレイン間距離
のバラツキの問題が解消されるので、素子の特性を一定
化することができる。
（ＩＶ）ゲート電極周囲の基板表面を乾式エツチングに
よって微小厚さ削り取っているので本発明方法で製造さ
れたＦＥＴにおいてはＮ３図に示すように空乏層９がチ
ャンネルの両端部で深くなり、その結果、エンハンスメ
ント型素子としての特性（ずなわち、ｎｏｒｌｌｌａｌ
ｌ１７ Ｏｆｆ ”’Ｃ”ｌ）ルコト） ｌｆｉ Ｊ
： くなる。 因みに、従来方法で製造されたＧａＡｓ
−ＭＥＳＦＥＴは第４図に示ずように空乏層１ｏの深ざ
がチャンネル全体に渡って同一であり、エンハンスメン
ト型索子としての特性は本発明方法で製造されたＦＥＴ
の特性よりも悪い。
よって微小厚さ削り取っているので本発明方法で製造さ
れたＦＥＴにおいてはＮ３図に示すように空乏層９がチ
ャンネルの両端部で深くなり、その結果、エンハンスメ
ント型素子としての特性（ずなわち、ｎｏｒｌｌｌａｌ
ｌ１７ Ｏｆｆ ”’Ｃ”ｌ）ルコト） ｌｆｉ Ｊ
： くなる。 因みに、従来方法で製造されたＧａＡｓ
−ＭＥＳＦＥＴは第４図に示ずように空乏層１ｏの深ざ
がチャンネル全体に渡って同一であり、エンハンスメン
ト型索子としての特性は本発明方法で製造されたＦＥＴ
の特性よりも悪い。
以上のように、この発明によれば、素子特性がよく且つ
均一な素子特性を有するＧａ Ａｓ ＦＥＴ等を従来よ
りも低コストで製造し得る半導体装置の製造方法が提供
される。
均一な素子特性を有するＧａ Ａｓ ＦＥＴ等を従来よ
りも低コストで製造し得る半導体装置の製造方法が提供
される。
第１図は従来のＧａ Ａｓ ＦＥＴの製造工程の一例を
示す図、第２図は本発明による半導体装置製造方法の各
工程を示す図、第３図は本発明方法によって製造された
素子の一特性を説明する図、第４図は従来の製造方法に
よって製造された素子の一特性を説明する図である。 １・・・半導体基板、 ２・・・Ｎ−領域、 ３・・・
金属膜、 ４・・・窒化膜、 ５・・・レジスト、 ５
ａ・・・レジストパターン、 ８・・・レジストパター
ン、 ６・・・ソース領域、 ７・・・ドレイン領域
、 Ｇ・・・ゲート電極、 Ｓ・・・ソース領域、 Ｄ
・・・ドレイン領域。 第２図 第１図 （ａ） ９′ 第４図
示す図、第２図は本発明による半導体装置製造方法の各
工程を示す図、第３図は本発明方法によって製造された
素子の一特性を説明する図、第４図は従来の製造方法に
よって製造された素子の一特性を説明する図である。 １・・・半導体基板、 ２・・・Ｎ−領域、 ３・・・
金属膜、 ４・・・窒化膜、 ５・・・レジスト、 ５
ａ・・・レジストパターン、 ８・・・レジストパター
ン、 ６・・・ソース領域、 ７・・・ドレイン領域
、 Ｇ・・・ゲート電極、 Ｓ・・・ソース領域、 Ｄ
・・・ドレイン領域。 第２図 第１図 （ａ） ９′ 第４図
Claims (1)
- ７ ＧａＡｓから成る半導体基板の表面に電極用金属
膜を形成する工程と、該電極用金属膜を反応性イオンエ
ツヂングにＪ二りエツチングして所定のグー１〜電極を
形成づ゛るとともに該ゲート電極の形成に引き続いて該
゛電極の周囲の該半導体基板の表面を反応性イＡンエッ
チングにより所定厚さだ（プ除去する工程と、該グー１
へ電極をマスクとして該半導体基板の表面にイオン注入
を行いソース領域及びトレイン領域を形成する工程とを
含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7617583A JPS59202670A (ja) | 1983-05-02 | 1983-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7617583A JPS59202670A (ja) | 1983-05-02 | 1983-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202670A true JPS59202670A (ja) | 1984-11-16 |
| JPH029451B2 JPH029451B2 (ja) | 1990-03-02 |
Family
ID=13597759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7617583A Granted JPS59202670A (ja) | 1983-05-02 | 1983-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108174A (ja) * | 1984-11-01 | 1986-05-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS622665A (ja) * | 1985-06-28 | 1987-01-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212583A (en) * | 1975-07-18 | 1977-01-31 | Sanyo Electric Co Ltd | Field effect transistor |
| JPS59171164A (ja) * | 1983-03-18 | 1984-09-27 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1983
- 1983-05-02 JP JP7617583A patent/JPS59202670A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212583A (en) * | 1975-07-18 | 1977-01-31 | Sanyo Electric Co Ltd | Field effect transistor |
| JPS59171164A (ja) * | 1983-03-18 | 1984-09-27 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
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|---|---|---|---|---|
| JPS61108174A (ja) * | 1984-11-01 | 1986-05-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS622665A (ja) * | 1985-06-28 | 1987-01-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029451B2 (ja) | 1990-03-02 |
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