JPS6279677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6279677A JPS6279677A JP22063685A JP22063685A JPS6279677A JP S6279677 A JPS6279677 A JP S6279677A JP 22063685 A JP22063685 A JP 22063685A JP 22063685 A JP22063685 A JP 22063685A JP S6279677 A JPS6279677 A JP S6279677A
- Authority
- JP
- Japan
- Prior art keywords
- source
- gate
- drain
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＥＳ型電界効果トランジスタの製造方法
に関し、特に該方法におけるゲート金属の自己整合形成
技術に関するものである。
に関し、特に該方法におけるゲート金属の自己整合形成
技術に関するものである。
第２図ｔａ＞ないしｆｄ）は従来のＭ Ｅ Ｓ型電界効
果ｌ・ランジスタの製造方法をその工程順に示すもので
、図において１は半導体基板、２はソース・ドレイン金
属ミ／り電極、３はゲーＩ−金属形成用のレジストパタ
ーン、４はゲート用ショットキー金属、６は半導体基板
活性層である。
果ｌ・ランジスタの製造方法をその工程順に示すもので
、図において１は半導体基板、２はソース・ドレイン金
属ミ／り電極、３はゲーＩ−金属形成用のレジストパタ
ーン、４はゲート用ショットキー金属、６は半導体基板
活性層である。
次に従来のＭＥＳ型電界効果トランジスタの製造方法に
ついて説明する。
ついて説明する。
まず導電性半導体基板１、例えば導電性Ｇ ａ ＡＳ基
板上にソース・ドレイン金属、例えばＡｕＧｅを形成し
、その後、適当な熱処理により半導体基板ｌと該金属２
とでオーミックをとる（第２図（ａ））。次に該半導体
基板１上にゲート電極形成用レジストパターン３を形成
する（第２図（ト）））。次に該レジストパターン３上
にゲート用ショットキー金属４を蒸着により、全面形成
しく第２図（Ｃ））、その後リフトオフ工程により、不
要な箇所のゲート用ショットキー金冗４を除去し、所望
のゲート電極を得る（第２図（ｄ））。
板上にソース・ドレイン金属、例えばＡｕＧｅを形成し
、その後、適当な熱処理により半導体基板ｌと該金属２
とでオーミックをとる（第２図（ａ））。次に該半導体
基板１上にゲート電極形成用レジストパターン３を形成
する（第２図（ト）））。次に該レジストパターン３上
にゲート用ショットキー金属４を蒸着により、全面形成
しく第２図（Ｃ））、その後リフトオフ工程により、不
要な箇所のゲート用ショットキー金冗４を除去し、所望
のゲート電極を得る（第２図（ｄ））。
ここで第２図（ｂｌにおいて、ゲート電極形成用レジス
トパターン３がソース、ドレイン間の中央に位置してい
ないのは、写真製版時に発生するマスク合せずれによる
ものであり、又、光による露光であるため、ゲート長も
１μｍ程度狭くすることができなかった。
トパターン３がソース、ドレイン間の中央に位置してい
ないのは、写真製版時に発生するマスク合せずれによる
ものであり、又、光による露光であるため、ゲート長も
１μｍ程度狭くすることができなかった。
従来のＭＥＳ型電界効果トランジスタの製造は以上のよ
うに行なわれているので、写真製版時のマスク合せずれ
のためゲート金属がソース電極、又はドレイン電極側に
ずれて形成され、設計値通りの特性が得られず、歩留り
が低く、又、従来の写真製版技術では光による露光であ
るためサブミクロンのゲート長を得ることは困難であっ
た。
うに行なわれているので、写真製版時のマスク合せずれ
のためゲート金属がソース電極、又はドレイン電極側に
ずれて形成され、設計値通りの特性が得られず、歩留り
が低く、又、従来の写真製版技術では光による露光であ
るためサブミクロンのゲート長を得ることは困難であっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート電極をソース、ドレイン電極間の中央
に正確に、しかも再現性良く形成できるとともに、従来
の光による写真製版技術を用いてサブミクロンゲートを
形成することができる半導体装置の製造方法を提供する
ことを目的とする。
たもので、ゲート電極をソース、ドレイン電極間の中央
に正確に、しかも再現性良く形成できるとともに、従来
の光による写真製版技術を用いてサブミクロンゲートを
形成することができる半導体装置の製造方法を提供する
ことを目的とする。
この発明にかかる半導体装置の製造方法は、ゲート電極
を形成する際、ソース、ドレイン各電極の対向する側壁
面上に絶縁体側壁アシストを形成し、該側壁アシスト間
にゲート金属を自己整合的に形成するようにしたもので
ある。
を形成する際、ソース、ドレイン各電極の対向する側壁
面上に絶縁体側壁アシストを形成し、該側壁アシスト間
にゲート金属を自己整合的に形成するようにしたもので
ある。
この発明においては、ソース、ドレイン各電極の対向す
る側壁面上に絶縁体側壁アシストを形成し、ゲート電極
を自己整合的に該絶縁体側壁アシストの間に形成するよ
うにしたから、上記ゲート電極を上記ソース・ドレイン
電極間の中央に確実に配置でき、またゲート電極はＹ型
となり、さらにソース・ドレイン間の距離及び絶縁膜厚
を適度に選定することにより該ゲート電極長の微細化も
可能となる。
る側壁面上に絶縁体側壁アシストを形成し、ゲート電極
を自己整合的に該絶縁体側壁アシストの間に形成するよ
うにしたから、上記ゲート電極を上記ソース・ドレイン
電極間の中央に確実に配置でき、またゲート電極はＹ型
となり、さらにソース・ドレイン間の距離及び絶縁膜厚
を適度に選定することにより該ゲート電極長の微細化も
可能となる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｆ）は本発明の一実施例による半導体装置
の製造方法をその工程順に示す図であり、図において、
１は半導体基板、２はソース、ドレインオーミック金泥
、３はゲート電極形成用レジストパターン、４はゲート
用ショットキー金属、５はソース、ドレイン金属側壁ア
シスト形成用絶縁膜、６は半導体基板活性層である。
図（ａ）〜（ｆ）は本発明の一実施例による半導体装置
の製造方法をその工程順に示す図であり、図において、
１は半導体基板、２はソース、ドレインオーミック金泥
、３はゲート電極形成用レジストパターン、４はゲート
用ショットキー金属、５はソース、ドレイン金属側壁ア
シスト形成用絶縁膜、６は半導体基板活性層である。
次にその製造方法について説明する。
半導体基板活性層６上にソース、ドレインオーミック電
極２を形成しく第１図（ａｌ）、該電極２及び活性層６
上全面に絶縁膜５、例えば５ｔ０２゜５４３Ｎ４をスパ
ッタ、ＣＶＤ等で形成する（第１図（ｂ））。ここで、
ソース、ドレイン側壁付近の半導体基板上の絶縁膜５は
、他の部分、すなわぢソース、ドレイン、オーミック金
属２上及びソース、ドレイン金属２間の中央部の半導体
基板活性層６上の絶縁膜５より厚く形成されている。こ
の状態で、該絶縁膜５を異方性エツチング、例えばりア
クティブオンエツチングにより、ソース、ドレイン金属
２上及びソース、ドレイン金属間の中央部の絶縁膜５が
ちょうど除去されるまでエツチングを行なう。このとき
、上記説明の如く、ソース、ドレイン金属２側壁付近の
半導体基板１上の絶縁膜５は他の部分より厚いため、ソ
ース、ドレイン側壁部に、いわゆる側壁アシストが形成
される（第３図（Ｃ））。この状態で、次のゲート用シ
ョットキー金属４形成の前処理として、半導体基板のエ
ツチング、例えば、リアクティブイオンエツチング、硫
酸＋過酸化水素＋水のウェットエッチャント等を用いた
リセス構造の形成、もしくはＨ２ＳＯ４等を用いた適当
な酸処理などを行なった後、上記ソース、ドレイン金属
２上全面にゲート用ショットキー金属４、例えばＡｔを
形成する（第１図（ｄ））。その後膣ゲート用ショット
キー金属４上にゲート電極形成用レジストパターン３を
形成しく第１図（ｅ））、ゲート部以外の不要領域の金
属４をウェットエツチング、又はドライエツチング（例
えばＨＦ等によるエツチング）した後、上記レジストパ
ターン３を通常のレジスト除去剤で除去する（第１図（
ｆ））。
極２を形成しく第１図（ａｌ）、該電極２及び活性層６
上全面に絶縁膜５、例えば５ｔ０２゜５４３Ｎ４をスパ
ッタ、ＣＶＤ等で形成する（第１図（ｂ））。ここで、
ソース、ドレイン側壁付近の半導体基板上の絶縁膜５は
、他の部分、すなわぢソース、ドレイン、オーミック金
属２上及びソース、ドレイン金属２間の中央部の半導体
基板活性層６上の絶縁膜５より厚く形成されている。こ
の状態で、該絶縁膜５を異方性エツチング、例えばりア
クティブオンエツチングにより、ソース、ドレイン金属
２上及びソース、ドレイン金属間の中央部の絶縁膜５が
ちょうど除去されるまでエツチングを行なう。このとき
、上記説明の如く、ソース、ドレイン金属２側壁付近の
半導体基板１上の絶縁膜５は他の部分より厚いため、ソ
ース、ドレイン側壁部に、いわゆる側壁アシストが形成
される（第３図（Ｃ））。この状態で、次のゲート用シ
ョットキー金属４形成の前処理として、半導体基板のエ
ツチング、例えば、リアクティブイオンエツチング、硫
酸＋過酸化水素＋水のウェットエッチャント等を用いた
リセス構造の形成、もしくはＨ２ＳＯ４等を用いた適当
な酸処理などを行なった後、上記ソース、ドレイン金属
２上全面にゲート用ショットキー金属４、例えばＡｔを
形成する（第１図（ｄ））。その後膣ゲート用ショット
キー金属４上にゲート電極形成用レジストパターン３を
形成しく第１図（ｅ））、ゲート部以外の不要領域の金
属４をウェットエツチング、又はドライエツチング（例
えばＨＦ等によるエツチング）した後、上記レジストパ
ターン３を通常のレジスト除去剤で除去する（第１図（
ｆ））。
このよう・Ｘ本実施例では、ゲート電極を再現性よく該
ソース・ドレイン電極間の中央部に形成でき、またゲー
ト電極の形状はＹ型となり、ゲート抵抗を低減できる。
ソース・ドレイン電極間の中央部に形成でき、またゲー
ト電極の形状はＹ型となり、ゲート抵抗を低減できる。
またソース、ドレイン間の距離及び絶縁膜膜厚を適度に
選定することにより、ソース、ドレイン中央部の絶縁膜
開口部をサブミクロンサイズにすることができ、もって
、サブミクロンゲートの形成が可能となる。
選定することにより、ソース、ドレイン中央部の絶縁膜
開口部をサブミクロンサイズにすることができ、もって
、サブミクロンゲートの形成が可能となる。
この発明にかかる半導体装置の製造方法によれば、ソー
ス・ドレインオーミック電極の対向する側壁面上に絶縁
体側壁アシストを形成するようにしたので、再現性良く
ソース、ドレイン金属間の中央部にゲート電極を形成で
き、従来の光露光による写真製版技術を用いてサブミク
ロンゲートの形成が可能となり、さらにゲート抵抗の低
減が図れ、もって高速性、高周波特性に優れたＭＥＳ型
電界効果トランジスタを歩留り良く安価に製造できる効
果が得られる。
ス・ドレインオーミック電極の対向する側壁面上に絶縁
体側壁アシストを形成するようにしたので、再現性良く
ソース、ドレイン金属間の中央部にゲート電極を形成で
き、従来の光露光による写真製版技術を用いてサブミク
ロンゲートの形成が可能となり、さらにゲート抵抗の低
減が図れ、もって高速性、高周波特性に優れたＭＥＳ型
電界効果トランジスタを歩留り良く安価に製造できる効
果が得られる。
第１図は、この発明の一実施例による半導体装置の製造
方法をその工程順に示す図、第２図は従来の電界効果ト
ランジスタの製造方法をその工程順に示した図である。 図において、１は半導体基板、２はソース、ドレインオ
ーミンク全屈、３はゲート電極形成用レジストパターン
、４はゲート用ショットキー金属、５は絶縁膜、６は半
導体基板活性層である。
方法をその工程順に示す図、第２図は従来の電界効果ト
ランジスタの製造方法をその工程順に示した図である。 図において、１は半導体基板、２はソース、ドレインオ
ーミンク全屈、３はゲート電極形成用レジストパターン
、４はゲート用ショットキー金属、５は絶縁膜、６は半
導体基板活性層である。
Claims (1)
- （１）ＭＥＳ型電界効果トランジスタの製造方法におい
て、 半導体基板上にソース・ドレインオーミック電極を形成
する第１の工程と、 上記ソース・ドレインオーミック電極の対向する側壁面
上に絶縁体側壁アシストを形成する第２の工程と、 上記ソース・ドレインオーミック電極上全面にゲート用
ショットキー金属を形成し、上記ソース・ドレイン電極
上の該ゲート用ショットキー金属を除去してゲート電極
を自己整合的に形成する第３の工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22063685A JPS6279677A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22063685A JPS6279677A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279677A true JPS6279677A (ja) | 1987-04-13 |
Family
ID=16754074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22063685A Pending JPS6279677A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279677A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
-
1985
- 1985-10-03 JP JP22063685A patent/JPS6279677A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
| US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
| EP0668610A2 (en) * | 1990-10-30 | 1995-08-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a schottky gate field effect transistor |
| EP0668610A3 (en) * | 1990-10-30 | 1995-10-11 | Mitsubishi Electric Corp | Method for producing a field effect transistor with a Schottky gate. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0179116B1 (ko) | 자가정렬형 티형 게이트 제조방법 | |
| JPS6279677A (ja) | 半導体装置の製造方法 | |
| JPH0472381B2 (ja) | ||
| JPS6155969A (ja) | 半導体装置およびその製造方法 | |
| KR100304869B1 (ko) | 전계효과트랜지스터의제조방법 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| KR0147775B1 (ko) | 트랜지스터의 게이트 전극 형성 방법 | |
| KR100272577B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR100232152B1 (ko) | 메스펫트의 제조방법 | |
| KR100329750B1 (ko) | 반도체소자제조방법 | |
| JPH029451B2 (ja) | ||
| JPH0374033B2 (ja) | ||
| JPH0713978B2 (ja) | 半導体装置の製造方法 | |
| JPH0684951A (ja) | 半導体装置の製造方法 | |
| KR20000074002A (ko) | 티형 게이트 제조방법 | |
| JPH04137737A (ja) | 半導体装置の製造方法 | |
| JPS6279625A (ja) | 半導体装置の製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JPH056903A (ja) | 半導体装置の製造方法 | |
| JPH0870012A (ja) | 半導体装置およびその製造方法 | |
| JPH01251642A (ja) | 半導体装置の製造方法 | |
| JPH0822997A (ja) | 半導体装置およびその製造方法 | |
| JPH01145870A (ja) | 半導体装置の製造方法 | |
| JPS6196735A (ja) | 導体パタ−ン形成方法 | |
| JPS61224425A (ja) | 半導体装置のパタ−ン形成方法 |