JPH0713978B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0713978B2 JPH0713978B2 JP59098998A JP9899884A JPH0713978B2 JP H0713978 B2 JPH0713978 B2 JP H0713978B2 JP 59098998 A JP59098998 A JP 59098998A JP 9899884 A JP9899884 A JP 9899884A JP H0713978 B2 JPH0713978 B2 JP H0713978B2
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000000034 method Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 48
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 8
- 238000000927 vapour-phase epitaxy Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 26
- 229910004298 SiO 2 Inorganic materials 0.000 description 22
- 238000007740 vapor deposition Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 5
- 229910017401 Au—Ge Inorganic materials 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- -1 Further Chemical class 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Drying Of Semiconductors (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関するものであっ
て、GaAs MESFET（ショットキーゲートFET）を製造する
のに用いて最適なものである。
て、GaAs MESFET（ショットキーゲートFET）を製造する
のに用いて最適なものである。
背景技術とその問題点 従来、GaAs MESFETは、第1A図〜第1F図に示すような方
法によって製造されている。即ち、第1A図に示すよう
に、まず半絶縁性のGaAs基板１の表面に例えばSiを50ke
V、2.0×1012cm-2の条件で選択的にイオン注入すること
により、ｎ型のチャネル領域２を形成する。次に第1B図
に示すように、GaAs基板１の全面にAl膜３を蒸着法によ
り被着形成し、次いでこのAl膜３上にフォトレジストを
塗布した後、所定のパターンニングを行って所定形状の
フォトレジスト４を形成する。次に第1C図に示すよう
に、フォトレジスト４をマスクとしてAl膜３をリン酸系
のエッチング液によってオーバーエッチングする。この
エッチングにより、ゲート電極５が形成されると共に、
GaAs基板１が一部露出され、またフォトレジスト４の端
部の下方にアンダーカット部６が形成される。次に第1D
図に示すように、蒸着法により全面にAu-Ge合金及びNi
を順次被着形成することによりソース電極８及びドレイ
ン電極９を形成する。なおこのようにして形成されたAu
-Ge合金及びNiの２層膜を以下においてはAuGe/Ni膜７
（オーミック金属膜）と称する。この蒸着の際には、フ
ォトレジスト4aの両側面4b,4cによって蒸着領域が規定
される結果、ソース電極８及びドレイン電極９とゲート
電極５との間には、ゲート電極５からフォトレジスト4a
がGaAs基板１と平行な方向に突出する突出長さにほぼ相
当する長さの間隙10,11が形成される。なおAl膜3a,3bと
ソース電極８及びドレイン電極９との間にも同様な間隙
が形成される。次にフォトレジスト４を上記Au-Ge合金
及びNiの蒸着の際にこのフォトレジスト４の上に形成さ
れたAuGe/Ni膜７と共にリフト・オフ法により除去して
第1E図に示す状態となる。次に不要なAl膜3a,3bを除去
した後、第1F図に示すように、プラズマCVD法によりパ
ッシベーション膜としてのSi3N4膜15を全面に被着形成
する。次に450℃程度の温度で熱処理を行うことによ
り、ソース電極８及びドレイン電極９とGaAs基板１との
間のそれぞれの界面付近においてこれらのソース電極８
及びドレイン電極９を構成するAuGe/Ni膜７とGaAs基板
１とを合金化させる。この結果、ソース電極８及びドレ
イン電極９とGaAs基板１とがオーミック接触となる。こ
の後、Si3N4膜15の所定部分をエッチング除去して開口
を形成し、次いでこれらの開口を通じてソース電極８及
びドレイン電極９のための配線を形成して所望のGaAs M
ESFETを完成させる。
法によって製造されている。即ち、第1A図に示すよう
に、まず半絶縁性のGaAs基板１の表面に例えばSiを50ke
V、2.0×1012cm-2の条件で選択的にイオン注入すること
により、ｎ型のチャネル領域２を形成する。次に第1B図
に示すように、GaAs基板１の全面にAl膜３を蒸着法によ
り被着形成し、次いでこのAl膜３上にフォトレジストを
塗布した後、所定のパターンニングを行って所定形状の
フォトレジスト４を形成する。次に第1C図に示すよう
に、フォトレジスト４をマスクとしてAl膜３をリン酸系
のエッチング液によってオーバーエッチングする。この
エッチングにより、ゲート電極５が形成されると共に、
GaAs基板１が一部露出され、またフォトレジスト４の端
部の下方にアンダーカット部６が形成される。次に第1D
図に示すように、蒸着法により全面にAu-Ge合金及びNi
を順次被着形成することによりソース電極８及びドレイ
ン電極９を形成する。なおこのようにして形成されたAu
-Ge合金及びNiの２層膜を以下においてはAuGe/Ni膜７
（オーミック金属膜）と称する。この蒸着の際には、フ
ォトレジスト4aの両側面4b,4cによって蒸着領域が規定
される結果、ソース電極８及びドレイン電極９とゲート
電極５との間には、ゲート電極５からフォトレジスト4a
がGaAs基板１と平行な方向に突出する突出長さにほぼ相
当する長さの間隙10,11が形成される。なおAl膜3a,3bと
ソース電極８及びドレイン電極９との間にも同様な間隙
が形成される。次にフォトレジスト４を上記Au-Ge合金
及びNiの蒸着の際にこのフォトレジスト４の上に形成さ
れたAuGe/Ni膜７と共にリフト・オフ法により除去して
第1E図に示す状態となる。次に不要なAl膜3a,3bを除去
した後、第1F図に示すように、プラズマCVD法によりパ
ッシベーション膜としてのSi3N4膜15を全面に被着形成
する。次に450℃程度の温度で熱処理を行うことによ
り、ソース電極８及びドレイン電極９とGaAs基板１との
間のそれぞれの界面付近においてこれらのソース電極８
及びドレイン電極９を構成するAuGe/Ni膜７とGaAs基板
１とを合金化させる。この結果、ソース電極８及びドレ
イン電極９とGaAs基板１とがオーミック接触となる。こ
の後、Si3N4膜15の所定部分をエッチング除去して開口
を形成し、次いでこれらの開口を通じてソース電極８及
びドレイン電極９のための配線を形成して所望のGaAs M
ESFETを完成させる。
上述の第1A図〜第1F図に示す従来の製造方法は、製造プ
ロセスが比較的簡単で実用性が高いが、次のような欠点
を有している。即ち、ゲート電極５とソース電極８及び
ドレイン電極９との間隔を小さくする場合、第1D図に示
す工程において行うAuGe/Ni膜７の蒸着時にゲート電極
５とソース電極８及びドレイン電極９とが接触してしま
うおそれがある。
ロセスが比較的簡単で実用性が高いが、次のような欠点
を有している。即ち、ゲート電極５とソース電極８及び
ドレイン電極９との間隔を小さくする場合、第1D図に示
す工程において行うAuGe/Ni膜７の蒸着時にゲート電極
５とソース電極８及びドレイン電極９とが接触してしま
うおそれがある。
上述のような欠点のない製造方法として、近時第2A図〜
第2F図に示すような製造方法が提案されている。この製
造方法においては、第2A図に示すように、まず第1A図と
同様にSiのイオン注入によりｎ型のチャネル領域２を形
成し、次いで全面にAl膜を被着形成した後、このAl膜の
所定部分をエッチング除去してAlから成るゲート電極５
を形成する。次に第2B図に示すように、CVD法により全
面にSiO2膜20を被着形成する。次にCF4ガスをエッチン
グガスとして用いた反応性イオンエッチング（RIE）法
によりGaAs基板１に垂直な方向にSiO2膜20を異方性エッ
チングすることによって、第2C図に示すようにゲート電
極５の側壁部のSiO2膜20aのみを残す。次に第2D図に示
すように、全面にAu-Ge合金及びNiを順次蒸着してAuGe/
Ni膜７を被着形成した後、ゲート電極５の上方における
膜厚が他の部分に比べて最小となるようにフォトレジス
ト22を全面に塗布する。次に上述の場合と同様なRIE法
により、ゲート電極５に対応する部分のAuGe/Ni膜7aの
上面が露出されるまでフォトレジスト22を異方性エッチ
ングする。次にArイオンを用いたイオンミリング法によ
り上記AuGe/Ni膜7aを選択的に異方性エッチングして、
第2E図に示すようにゲート電極５の上面を露出させると
共に、ゲート電極５とAuGe/Ni膜７とを互いに分離す
る。このようにして２つに分離されたAuGe/Ni膜７の一
方がソース電極８を構成し，他方がドレイン電極９を構
成する。この後、残っているフォトレジスト22を除去し
て第2F図に示すように所望のGaAs MESFETを完成させ
る。
第2F図に示すような製造方法が提案されている。この製
造方法においては、第2A図に示すように、まず第1A図と
同様にSiのイオン注入によりｎ型のチャネル領域２を形
成し、次いで全面にAl膜を被着形成した後、このAl膜の
所定部分をエッチング除去してAlから成るゲート電極５
を形成する。次に第2B図に示すように、CVD法により全
面にSiO2膜20を被着形成する。次にCF4ガスをエッチン
グガスとして用いた反応性イオンエッチング（RIE）法
によりGaAs基板１に垂直な方向にSiO2膜20を異方性エッ
チングすることによって、第2C図に示すようにゲート電
極５の側壁部のSiO2膜20aのみを残す。次に第2D図に示
すように、全面にAu-Ge合金及びNiを順次蒸着してAuGe/
Ni膜７を被着形成した後、ゲート電極５の上方における
膜厚が他の部分に比べて最小となるようにフォトレジス
ト22を全面に塗布する。次に上述の場合と同様なRIE法
により、ゲート電極５に対応する部分のAuGe/Ni膜7aの
上面が露出されるまでフォトレジスト22を異方性エッチ
ングする。次にArイオンを用いたイオンミリング法によ
り上記AuGe/Ni膜7aを選択的に異方性エッチングして、
第2E図に示すようにゲート電極５の上面を露出させると
共に、ゲート電極５とAuGe/Ni膜７とを互いに分離す
る。このようにして２つに分離されたAuGe/Ni膜７の一
方がソース電極８を構成し，他方がドレイン電極９を構
成する。この後、残っているフォトレジスト22を除去し
て第2F図に示すように所望のGaAs MESFETを完成させ
る。
上述の第2A図〜第2F図に示す従来の製造方法によれば、
第2C図に示す工程においてゲート電極５の側壁に形成さ
れたSiO2膜20aの厚さだけ離れた位置にソース電極８及
びドレイン電極９をセルフアラインで形成することがで
きるという利点がある。またゲート電極５とソース電極
８及びドレイン電極９とがSiO2膜20aで絶縁されている
ので、ゲート電極５とソース電極８及びドレイン電極９
とが短絡することがない。このためSiO2膜20aの膜厚を
十分に小さく選ぶことにより、ソース電極８及びドレイ
ン電極９とゲート電極５との間隔を極めて小さくするこ
とができ、従って短チャネル化が可能である。しかしな
がら、上述の第2A図〜第2F図に示す製造方法は次のよう
な欠点を有している。即ち，第2D図に示す工程において
は、ゲート電極５とAuGe/Ni膜７とが接触しているた
め、ゲート電極５を構成するAlとAuGe/Ni膜７との反応
が起き、このため製造プロセスが不安定となってしま
う。またイオンミリング法によりゲート電極５の上のAu
Ge/Ni膜7aを選択的に除去して第2E図に示すような形状
とすることは実際にはかなり難しく、このためゲート電
極５の上部がある程度エッチングされるおそれがある。
第2C図に示す工程においてゲート電極５の側壁に形成さ
れたSiO2膜20aの厚さだけ離れた位置にソース電極８及
びドレイン電極９をセルフアラインで形成することがで
きるという利点がある。またゲート電極５とソース電極
８及びドレイン電極９とがSiO2膜20aで絶縁されている
ので、ゲート電極５とソース電極８及びドレイン電極９
とが短絡することがない。このためSiO2膜20aの膜厚を
十分に小さく選ぶことにより、ソース電極８及びドレイ
ン電極９とゲート電極５との間隔を極めて小さくするこ
とができ、従って短チャネル化が可能である。しかしな
がら、上述の第2A図〜第2F図に示す製造方法は次のよう
な欠点を有している。即ち，第2D図に示す工程において
は、ゲート電極５とAuGe/Ni膜７とが接触しているた
め、ゲート電極５を構成するAlとAuGe/Ni膜７との反応
が起き、このため製造プロセスが不安定となってしま
う。またイオンミリング法によりゲート電極５の上のAu
Ge/Ni膜7aを選択的に除去して第2E図に示すような形状
とすることは実際にはかなり難しく、このためゲート電
極５の上部がある程度エッチングされるおそれがある。
発明の目的 本発明は、上述の問題にかんがみ、従来の半導体装置の
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
発明の概要 半導体基板上にゲート電極形成用の導電層を形成する工
程と、このゲート電極形成用導電層上にフォトレジスト
膜を形成する工程と、このフォトレジスト膜をパターン
ニングすることにより、第１の開口及び第２の開口を上
記フォトレジスト膜にそれぞれ形成すると共に、これら
の第１及び第２の開口の間に上記フォトレジスト膜の一
部から成るゲート電極形成用マスクを形成する工程と、
このゲート電極形成用マスクを含む上記フォトレジスト
膜をマスクとして上記ゲート電極形成用導電層をオーバ
ーエッチングしてこのゲート電極形成用導電層に上記第
１及び第２の開口にそれぞれ対応したソース電極形成用
開口及びドレイン電極形成用開口を形成することによっ
て、上記半導体基板と平行な方向において上記ソース電
極形成用開口及び上記ドレイン電極形成用開口上にそれ
ぞれ突出している第１のひさし部を有するマスクがその
上に設けられたゲート電極と、上記半導体基板と平行な
方向において上記ソース電極形成用開口及び上記ドレイ
ン電極形成用開口上に突出している第２のひさし部を有
するマスクがその上に設けられかつ上記半導体基板と平
行な方向において上記ソース電極形成用開口及び上記ド
レイン電極形成用開口を介して上記ゲート電極に対向し
ている周辺領域層とを上記ゲート電極形成用導電層によ
りそれぞれ形成する工程と、気相成長法により、上記フ
ォトレジスト膜、上記ゲート電極、上記周辺領域層及び
上記半導体基板を被覆する絶縁膜を被着形成する工程
と、上記第１及び第２のひさし部を用いて上記絶縁膜を
異方性エッチングにより除去することによって、上記ゲ
ート電極及び上記周辺領域層の上記ソース電極形成用開
口及び上記ドレイン電極形成用開口に臨む側壁部に位置
する上記絶縁膜を残して上記半導体基板を露出させる工
程と、上記フォトレジスト膜を用いて上記半導体基板上
にオーミック金属膜を被着することにより、ソース電極
及びドレイン電極を形成する工程と、リフト・オフ法に
より、上記フォトレジスト膜をその上に被着されている
上記オーミック金属膜と共に上記ゲート電極、上記周辺
領域層及び上記絶縁膜上から除去する工程とをそれぞれ
具備している。このようにすることによって、従来の製
造方法と同様にソース電極及びドレイン電極をゲート電
極に対してセルフアラインで形成することができる。ま
たゲート電極の側壁に形成されている絶縁膜によりゲー
ト電極とソース電極及びドレイン電極とを絶縁すること
ができる。このためゲート電極とソース電極及びドレイ
ン電極とが短絡することがないので、フォトレジストマ
スクの突出長さを十分に小さくしてゲート電極の側壁に
形成されている上記絶縁膜の厚さを十分に小さくするこ
とにより、ゲート電極とソース電極及びドレイン電極と
の間隔を極めて小さくすることができ、従って短チャネ
ル化が可能である。またゲート電極とオーミック金属膜
とが接触することがないので、ゲート電極とオーミック
金属膜との反応の問題が解消され、従って製造プロセス
を安定化させることができる。さらに、フォトレジスト
膜をパターンニングすることにより構成したフォトレジ
ストマスクをゲート電極形成用導電層のオーバーエッチ
ングのためのマスク、絶縁膜の異方性エッチングのため
のマスク、オーミック金属膜の被着形成のためのマスク
及び不要なオーミック金属膜の除去のためのリフト・オ
フ手段という４種類の機能のものにそれぞれ共用してい
るから、半導体装置の製造工程を極めて簡単化すること
ができる。また、ソース電極及びドレイン電極の幅を常
にほゞ一定にすることができるから、製造される半導体
装置の特性を均一化することができる。また、ソース電
極及びドレイン電極と周辺領域層とが接触して両者の間
で反応が起きることにより製造プロセスが不安定となる
恐れもない。
程と、このゲート電極形成用導電層上にフォトレジスト
膜を形成する工程と、このフォトレジスト膜をパターン
ニングすることにより、第１の開口及び第２の開口を上
記フォトレジスト膜にそれぞれ形成すると共に、これら
の第１及び第２の開口の間に上記フォトレジスト膜の一
部から成るゲート電極形成用マスクを形成する工程と、
このゲート電極形成用マスクを含む上記フォトレジスト
膜をマスクとして上記ゲート電極形成用導電層をオーバ
ーエッチングしてこのゲート電極形成用導電層に上記第
１及び第２の開口にそれぞれ対応したソース電極形成用
開口及びドレイン電極形成用開口を形成することによっ
て、上記半導体基板と平行な方向において上記ソース電
極形成用開口及び上記ドレイン電極形成用開口上にそれ
ぞれ突出している第１のひさし部を有するマスクがその
上に設けられたゲート電極と、上記半導体基板と平行な
方向において上記ソース電極形成用開口及び上記ドレイ
ン電極形成用開口上に突出している第２のひさし部を有
するマスクがその上に設けられかつ上記半導体基板と平
行な方向において上記ソース電極形成用開口及び上記ド
レイン電極形成用開口を介して上記ゲート電極に対向し
ている周辺領域層とを上記ゲート電極形成用導電層によ
りそれぞれ形成する工程と、気相成長法により、上記フ
ォトレジスト膜、上記ゲート電極、上記周辺領域層及び
上記半導体基板を被覆する絶縁膜を被着形成する工程
と、上記第１及び第２のひさし部を用いて上記絶縁膜を
異方性エッチングにより除去することによって、上記ゲ
ート電極及び上記周辺領域層の上記ソース電極形成用開
口及び上記ドレイン電極形成用開口に臨む側壁部に位置
する上記絶縁膜を残して上記半導体基板を露出させる工
程と、上記フォトレジスト膜を用いて上記半導体基板上
にオーミック金属膜を被着することにより、ソース電極
及びドレイン電極を形成する工程と、リフト・オフ法に
より、上記フォトレジスト膜をその上に被着されている
上記オーミック金属膜と共に上記ゲート電極、上記周辺
領域層及び上記絶縁膜上から除去する工程とをそれぞれ
具備している。このようにすることによって、従来の製
造方法と同様にソース電極及びドレイン電極をゲート電
極に対してセルフアラインで形成することができる。ま
たゲート電極の側壁に形成されている絶縁膜によりゲー
ト電極とソース電極及びドレイン電極とを絶縁すること
ができる。このためゲート電極とソース電極及びドレイ
ン電極とが短絡することがないので、フォトレジストマ
スクの突出長さを十分に小さくしてゲート電極の側壁に
形成されている上記絶縁膜の厚さを十分に小さくするこ
とにより、ゲート電極とソース電極及びドレイン電極と
の間隔を極めて小さくすることができ、従って短チャネ
ル化が可能である。またゲート電極とオーミック金属膜
とが接触することがないので、ゲート電極とオーミック
金属膜との反応の問題が解消され、従って製造プロセス
を安定化させることができる。さらに、フォトレジスト
膜をパターンニングすることにより構成したフォトレジ
ストマスクをゲート電極形成用導電層のオーバーエッチ
ングのためのマスク、絶縁膜の異方性エッチングのため
のマスク、オーミック金属膜の被着形成のためのマスク
及び不要なオーミック金属膜の除去のためのリフト・オ
フ手段という４種類の機能のものにそれぞれ共用してい
るから、半導体装置の製造工程を極めて簡単化すること
ができる。また、ソース電極及びドレイン電極の幅を常
にほゞ一定にすることができるから、製造される半導体
装置の特性を均一化することができる。また、ソース電
極及びドレイン電極と周辺領域層とが接触して両者の間
で反応が起きることにより製造プロセスが不安定となる
恐れもない。
実施例 以下本発明に係る半導体装置の製造方法をGaAs MESFET
の製造に適用した一実施例につき図面を参照しながら説
明する。なお第3A図〜第3G図においては、第1A図〜第1F
図と同一部分には同一の符号を付し、必要に応じて説明
を省略する。
の製造に適用した一実施例につき図面を参照しながら説
明する。なお第3A図〜第3G図においては、第1A図〜第1F
図と同一部分には同一の符号を付し、必要に応じて説明
を省略する。
まずGaAs基板１を用いて第1A図〜第1C図と同様に工程を
進め、第3A図に示すように、GaAs基板１と平行な方向に
突出しているひさし部4d〜4gを有するフォトレジスト４
がその上に設けられたゲート電極５及びAl膜3a、3bをGa
As基板１上に形成する。
進め、第3A図に示すように、GaAs基板１と平行な方向に
突出しているひさし部4d〜4gを有するフォトレジスト４
がその上に設けられたゲート電極５及びAl膜3a、3bをGa
As基板１上に形成する。
すなわち、まず、半絶縁性のGaAs基板１の表面に例えば
Siを50KeV、2.0×1012cm-2の条件で選択的にイオン注入
することにより、ｎ型のチャネル領域２を形成する。次
に、GaAs基板１の全面にAl膜３を蒸着法により被着形成
し、次いで、このAl膜３上にフォトレジストの膜４を塗
布した後、所定のパターンニングを行って所定形状のフ
ォトレジスト４を形成することによって、後述の工程で
形成されるソース電極８及びドレイン電極９にそれぞれ
対応する位置においてこのフォトレジスト４に第１及び
第２の開口を形成する。次に、フォトレジスト４をマス
クとしてAl膜３をリン酸系のエッチング液によってオー
バーエッチングする。このエッチングにより、上記第１
及び第２の開口にそれぞれ対応したソース電極形成用開
口及びドレイン電極形成用開口がAl膜３に形成されたGa
As基板１が一部露出される。従って、これらのソース電
極形成用開口及びドレイン電極形成用開口の間にゲート
電極５が形成され、また、このゲート電極５に上記ソー
ス電極形成用開口及び上記ドレイン電極形成用開口を介
して対向している周辺領域層、すなわちAl膜3a、3bが形
成されると共に、フォトレジスト４の端部の下方にアン
ダーカット部６が形成されるから、第3A図に示す状態と
なる。
Siを50KeV、2.0×1012cm-2の条件で選択的にイオン注入
することにより、ｎ型のチャネル領域２を形成する。次
に、GaAs基板１の全面にAl膜３を蒸着法により被着形成
し、次いで、このAl膜３上にフォトレジストの膜４を塗
布した後、所定のパターンニングを行って所定形状のフ
ォトレジスト４を形成することによって、後述の工程で
形成されるソース電極８及びドレイン電極９にそれぞれ
対応する位置においてこのフォトレジスト４に第１及び
第２の開口を形成する。次に、フォトレジスト４をマス
クとしてAl膜３をリン酸系のエッチング液によってオー
バーエッチングする。このエッチングにより、上記第１
及び第２の開口にそれぞれ対応したソース電極形成用開
口及びドレイン電極形成用開口がAl膜３に形成されたGa
As基板１が一部露出される。従って、これらのソース電
極形成用開口及びドレイン電極形成用開口の間にゲート
電極５が形成され、また、このゲート電極５に上記ソー
ス電極形成用開口及び上記ドレイン電極形成用開口を介
して対向している周辺領域層、すなわちAl膜3a、3bが形
成されると共に、フォトレジスト４の端部の下方にアン
ダーカット部６が形成されるから、第3A図に示す状態と
なる。
次に第3B図に示すように、プラズマCVD法により全面にS
iO2膜24を被着形成する。この結果、フォトレジスト４
のひさし部4d〜4gの下方も含めてフォトレジスト４、ゲ
ート電極５、Al膜3a、3b及びGaAs基板１の表面がほぼ均
一な膜厚のSiO2膜24により覆われる。
iO2膜24を被着形成する。この結果、フォトレジスト４
のひさし部4d〜4gの下方も含めてフォトレジスト４、ゲ
ート電極５、Al膜3a、3b及びGaAs基板１の表面がほぼ均
一な膜厚のSiO2膜24により覆われる。
次に第2C図に関連して述べたと同様なRIE法によりGaAs
基板１と垂直な方向にSiO2膜24の異方性エッチングを行
って、第3C図に示すようにゲート電極５及びAl膜3a、3b
の側壁部に位置するSiO2膜24a〜24cのみ残す。なおSiO2
膜24bは、ゲート電極５の全周に形成されている。
基板１と垂直な方向にSiO2膜24の異方性エッチングを行
って、第3C図に示すようにゲート電極５及びAl膜3a、3b
の側壁部に位置するSiO2膜24a〜24cのみ残す。なおSiO2
膜24bは、ゲート電極５の全周に形成されている。
次に第1D図と同様にAu-Ge合金膜及びNi膜を蒸着法によ
り順次全面に被着形成して、第3D図に示すようにAuGe/N
i膜７から成るソース電極８及びドレイン電極９を形成
する。
り順次全面に被着形成して、第3D図に示すようにAuGe/N
i膜７から成るソース電極８及びドレイン電極９を形成
する。
次に第1E図に関連して述べたと同様のリフト・オフ法に
よりフォトレジスト４をその上に形成されているAuGe/N
i膜７と共にゲート電極５、Al膜3a、3b及び絶縁膜24a、
24b、24c上から除去して第3E図に示す状態とする。
よりフォトレジスト４をその上に形成されているAuGe/N
i膜７と共にゲート電極５、Al膜3a、3b及び絶縁膜24a、
24b、24c上から除去して第3E図に示す状態とする。
次に全面にフォトレジストを塗布し、次いで所定のパタ
ーンニングを行って、第3F図に示すように、ゲート電極
５、ソース電極８及びドレイン電極９を被覆する所定形
状のフォトレジスト25を形成する。
ーンニングを行って、第3F図に示すように、ゲート電極
５、ソース電極８及びドレイン電極９を被覆する所定形
状のフォトレジスト25を形成する。
次に上記フォトレジスト25とマスクとしてAl膜3a,3b及
びこれらのAl膜3a,3bの側面に形成されているSiO2膜24
a,24cを順次エッチング除去して第3G図に示す状態とし
た後、第1F図に関連して述べたと同様に工程を進めて所
望のGaAs MESFETを完成させる。
びこれらのAl膜3a,3bの側面に形成されているSiO2膜24
a,24cを順次エッチング除去して第3G図に示す状態とし
た後、第1F図に関連して述べたと同様に工程を進めて所
望のGaAs MESFETを完成させる。
上述の実施例によれば、次のような利点がある。即ち、
第3A図に示すように、ゲート電極５の上にGaAs基板１と
平行な方向に所定距離（例えばゲート電極５の幅の1/4
に相当する距離）だけ突出しているひさし部4e、4fを有
するフォトレジスト4aを形成しているので、第3D図に示
す工程において行う蒸着の際に上記フォトレジスト4aが
マスクとして働き、この結果、従来の製造方法と同様に
ソース電極８及びドレイン電極９をゲート電極５に対し
てセルフアラインで形成することができる。また第3B図
に示す工程において全面にSiO2膜24を被着形成した後、
RIE法による異方性エッチングを行ってゲート電極５の
側壁部SiO2膜24bを残しているので、第3D図に示すよう
にソース電極８及びドレイン電極９を形成した場合、上
記SiO2膜24bによりゲート電極５とソース電極８及びド
レイン電極９とが絶縁される。従って、ゲート電極５と
ソース電極８及びドレイン電極９とが短絡することがな
いので、フォトレジスト4aのゲート電極５からの突出長
さを十分に小さくして上記SiO2膜24bの厚さを十分に小
さくすることにより、ゲート電極５とソース電極８及び
ドレイン電極９との間隔を極めて小さくすることがで
き、このために短チャネル化が可能である。
第3A図に示すように、ゲート電極５の上にGaAs基板１と
平行な方向に所定距離（例えばゲート電極５の幅の1/4
に相当する距離）だけ突出しているひさし部4e、4fを有
するフォトレジスト4aを形成しているので、第3D図に示
す工程において行う蒸着の際に上記フォトレジスト4aが
マスクとして働き、この結果、従来の製造方法と同様に
ソース電極８及びドレイン電極９をゲート電極５に対し
てセルフアラインで形成することができる。また第3B図
に示す工程において全面にSiO2膜24を被着形成した後、
RIE法による異方性エッチングを行ってゲート電極５の
側壁部SiO2膜24bを残しているので、第3D図に示すよう
にソース電極８及びドレイン電極９を形成した場合、上
記SiO2膜24bによりゲート電極５とソース電極８及びド
レイン電極９とが絶縁される。従って、ゲート電極５と
ソース電極８及びドレイン電極９とが短絡することがな
いので、フォトレジスト4aのゲート電極５からの突出長
さを十分に小さくして上記SiO2膜24bの厚さを十分に小
さくすることにより、ゲート電極５とソース電極８及び
ドレイン電極９との間隔を極めて小さくすることがで
き、このために短チャネル化が可能である。
また上述の実施例においては、既述の従来の製造方法
（第2D図参照）のようにゲート電極５とAuGe/Ni膜７と
が接触することがないので、ゲート電極５を構成するAl
とAuGe/Ni膜７との反応の問題が解消され、このために
製造プロセスを安定化させることができる。同様な理由
により、従来の製造方法（第2E図参照）のようにゲート
電極５上のAuGe/Ni膜７のみをエッチングする必要がな
いので、ゲート電極５の上部がエッチングされる問題を
解消することができる。
（第2D図参照）のようにゲート電極５とAuGe/Ni膜７と
が接触することがないので、ゲート電極５を構成するAl
とAuGe/Ni膜７との反応の問題が解消され、このために
製造プロセスを安定化させることができる。同様な理由
により、従来の製造方法（第2E図参照）のようにゲート
電極５上のAuGe/Ni膜７のみをエッチングする必要がな
いので、ゲート電極５の上部がエッチングされる問題を
解消することができる。
さらに、フォトレジスト膜４をパターンニングすること
により構成したフォトレジストマスクをAl膜３のオーバ
ーエッチングのためのマスク、SiO2膜24の異方性エッチ
ングのためのマスク、AuGe/Ni膜７の被着形成のための
マスク及び不要なAuGe/Ni膜７の除去のためのリフト・
オフ手段という４種類の機能のものにそれぞれ共用して
いるから、半導体装置の製造工程を極めて簡単化するこ
とができる。また、この場合、GaAs基板１と平行な方向
においてソース電極形成用開口及びドレイン電極形成用
開口上に突出しているひさし部4d、4gを有するフォトレ
ジストマスクがその上に設けられかつGaAs基板１と平行
な方向においてソース電極形成用開口及びドレイン電極
形成用開口を介してゲート電極５に対向しているAl膜3
a、3bをGaAs基板１上に形成しているので、ソース電極
８及びドレイン電極９をゲート電極５に対してセルフア
ラインで形成し得るだけでなく、これらのソース電極８
及びドレイン電極９の幅を常にほゞ一定にすることがで
き、このために、製造される半導体装置の特性を均一化
することができる。また、上記フォトレジストマスクの
上記ひさし部4d、4gを用いてSiO2膜24を異方性エッチン
グにより除去することによって、Al膜3a、3bのソース電
極形成用開口及びドレイン電極形成用開口に臨む側壁部
に位置するSiO2膜24a、24cを残しているので、上記側壁
部に位置するSiO2膜24a、24cによりソース電極８及びド
レイン電極９とAl膜3a、3bとが絶縁される。このため
に、ソース電極８及びドレイン電極９とAl膜3a、3bとが
接触して両者の間で反応が起きることにより製造プロセ
スが不安定となる恐れもない。
により構成したフォトレジストマスクをAl膜３のオーバ
ーエッチングのためのマスク、SiO2膜24の異方性エッチ
ングのためのマスク、AuGe/Ni膜７の被着形成のための
マスク及び不要なAuGe/Ni膜７の除去のためのリフト・
オフ手段という４種類の機能のものにそれぞれ共用して
いるから、半導体装置の製造工程を極めて簡単化するこ
とができる。また、この場合、GaAs基板１と平行な方向
においてソース電極形成用開口及びドレイン電極形成用
開口上に突出しているひさし部4d、4gを有するフォトレ
ジストマスクがその上に設けられかつGaAs基板１と平行
な方向においてソース電極形成用開口及びドレイン電極
形成用開口を介してゲート電極５に対向しているAl膜3
a、3bをGaAs基板１上に形成しているので、ソース電極
８及びドレイン電極９をゲート電極５に対してセルフア
ラインで形成し得るだけでなく、これらのソース電極８
及びドレイン電極９の幅を常にほゞ一定にすることがで
き、このために、製造される半導体装置の特性を均一化
することができる。また、上記フォトレジストマスクの
上記ひさし部4d、4gを用いてSiO2膜24を異方性エッチン
グにより除去することによって、Al膜3a、3bのソース電
極形成用開口及びドレイン電極形成用開口に臨む側壁部
に位置するSiO2膜24a、24cを残しているので、上記側壁
部に位置するSiO2膜24a、24cによりソース電極８及びド
レイン電極９とAl膜3a、3bとが絶縁される。このため
に、ソース電極８及びドレイン電極９とAl膜3a、3bとが
接触して両者の間で反応が起きることにより製造プロセ
スが不安定となる恐れもない。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば上述の実施例においては、半導体基板としてGaAs基板
１を用いたが、例えばSi基板等の他の種類の半導体基板
を用いてもよい。また上述の実施例においては、ゲート
電極５を構成する材料としてAlを用いたが、使用する半
導体基板との間にショットキー障壁が形成されれば必要
に応じて他の種類の材料、例えばPt等の他の金属を用い
てもよい。また第3B図に示す工程において形成する絶縁
膜としては、上述の実施例において用いたSiO2膜24の他
に例えばSi3N4膜を用いることもできる。
明の技術的思想に基づく種々の変形が可能である。例え
ば上述の実施例においては、半導体基板としてGaAs基板
１を用いたが、例えばSi基板等の他の種類の半導体基板
を用いてもよい。また上述の実施例においては、ゲート
電極５を構成する材料としてAlを用いたが、使用する半
導体基板との間にショットキー障壁が形成されれば必要
に応じて他の種類の材料、例えばPt等の他の金属を用い
てもよい。また第3B図に示す工程において形成する絶縁
膜としては、上述の実施例において用いたSiO2膜24の他
に例えばSi3N4膜を用いることもできる。
さらに上述の実施例においては、絶縁膜としてのSiO2膜
24の異方性エッチングをRIE法により行っているが、例
えば反応性イオンミリング法等の他の種類のドライエッ
チングを用いてもよい。
24の異方性エッチングをRIE法により行っているが、例
えば反応性イオンミリング法等の他の種類のドライエッ
チングを用いてもよい。
発明の効果 本発明に係る半導体装置の製造方法によれば、半導体基
板と平行な方向においてソース電極形成用開口及びドレ
イン電極形成用開口上にそれぞれ突出している第１のひ
さし部を有するフォトレジストマスクがその上に設けら
れたゲート電極を上記半導体基板上に形成しているの
で、上記フォトレジストマスクにより従来と同様にソー
ス電極及びドレイン電極をゲート電極に対してセルフア
ラインで形成することができる。また、上記フォトレジ
ストマスクの上記第１のひさし部を用いて上記絶縁膜を
異方性エッチングにより除去することによって、ゲート
電極のソース電極形成用開口及びドレイン電極形成用開
口に臨む側壁部に位置する絶縁膜を残しているので、上
記側壁部に位置する絶縁膜によりゲート電極とソース電
極及びドレイン電極とが絶縁される。このために、ゲー
ト電極とソース電極及びドレイン電極とが短絡すること
がないので、フォトレジストマスクの突出長さを十分に
小さくしてゲート電極の側壁部に形成されている上記絶
縁膜の厚さを十分に小さくすることにより、ゲート電極
とソース電極及びドレイン電極との間隔を極めて小さく
することができ、従って、短チャネル化が可能である。
また、ゲート電極とオーミック金属膜とが接触すること
がないので、ゲート電極とオーミック金属膜との反応の
問題が解消され、従って、製造プロセスを安定化させる
ことができる。
板と平行な方向においてソース電極形成用開口及びドレ
イン電極形成用開口上にそれぞれ突出している第１のひ
さし部を有するフォトレジストマスクがその上に設けら
れたゲート電極を上記半導体基板上に形成しているの
で、上記フォトレジストマスクにより従来と同様にソー
ス電極及びドレイン電極をゲート電極に対してセルフア
ラインで形成することができる。また、上記フォトレジ
ストマスクの上記第１のひさし部を用いて上記絶縁膜を
異方性エッチングにより除去することによって、ゲート
電極のソース電極形成用開口及びドレイン電極形成用開
口に臨む側壁部に位置する絶縁膜を残しているので、上
記側壁部に位置する絶縁膜によりゲート電極とソース電
極及びドレイン電極とが絶縁される。このために、ゲー
ト電極とソース電極及びドレイン電極とが短絡すること
がないので、フォトレジストマスクの突出長さを十分に
小さくしてゲート電極の側壁部に形成されている上記絶
縁膜の厚さを十分に小さくすることにより、ゲート電極
とソース電極及びドレイン電極との間隔を極めて小さく
することができ、従って、短チャネル化が可能である。
また、ゲート電極とオーミック金属膜とが接触すること
がないので、ゲート電極とオーミック金属膜との反応の
問題が解消され、従って、製造プロセスを安定化させる
ことができる。
さらに、半導体基板上に形成したゲート電極形成用導電
層上にさらに形成したフォトレジスト膜をパターンニン
グすることにより構成したフォトレジストマスクを、 ゲート電極形成用導電層をオーバーエッチングしてソ
ース電極形成用開口及びドレイン電極形成用開口を形成
するためのエッチングマスク、 絶縁膜を異方性エッチングしてゲート電極及び周辺領
域層のソース電極形成用開口及びドレイン電極形成用開
口に臨む側壁部に位置する絶縁膜を残すための第１及び
第２のひさし部としてのエッチングマスク、 半導体基板上にオーミック金属膜を被着してソース電
極及びドレイン電極を形成するめのマスク、 その上に被着されているオーミック金属膜をゲート電
極、周辺領域層及び絶縁膜上からリフト・オフ法により
除去するためのリフト・オフ手段、 という４種類の機能のものにそれぞれ共用している。従
って、半導体装置の製造工程を極めて簡単化することが
できる。また、この場合、半導体基板と平行な方向にお
いてソース電極形成用開口及びドレイン電極形成用開口
上に突出している第２のひさし部を有するフォトレジス
トマスクがその上に設けられかつ半導体基板と平行な方
向においてソース電極形成用開口及びドレイン電極形成
用開口を介してゲート電極に対向している周辺領域層を
上記半導体基板上に形成しているので、ソース電極及び
ドレイン電極を上述のようにゲート電極に対してセルフ
アラインで形成し得るだけでなく、これらのソース電極
及びドレイン電極の幅を常にほゞ一定にすることがで
き、このために、製造される半導体装置の特性を均一化
することができる。また、上記フォトレジストマスクの
上記第２のひさし部を用いて上記絶縁膜を異方性エッチ
ングにより除去することによって、周辺領域層のソース
電極形成用開口及びドレイン電極形成用開口に臨む側壁
部に位置する絶縁膜を残しているので、上記側壁部に位
置する絶縁膜によりソース電極及びドレイン電極と周辺
領域層とが絶縁される。このために、ソース電極及びド
レイン電極と周辺領域層とが接触して両者の間で反応が
起きることにより製造プロセスが不安定となる恐れもな
い。
層上にさらに形成したフォトレジスト膜をパターンニン
グすることにより構成したフォトレジストマスクを、 ゲート電極形成用導電層をオーバーエッチングしてソ
ース電極形成用開口及びドレイン電極形成用開口を形成
するためのエッチングマスク、 絶縁膜を異方性エッチングしてゲート電極及び周辺領
域層のソース電極形成用開口及びドレイン電極形成用開
口に臨む側壁部に位置する絶縁膜を残すための第１及び
第２のひさし部としてのエッチングマスク、 半導体基板上にオーミック金属膜を被着してソース電
極及びドレイン電極を形成するめのマスク、 その上に被着されているオーミック金属膜をゲート電
極、周辺領域層及び絶縁膜上からリフト・オフ法により
除去するためのリフト・オフ手段、 という４種類の機能のものにそれぞれ共用している。従
って、半導体装置の製造工程を極めて簡単化することが
できる。また、この場合、半導体基板と平行な方向にお
いてソース電極形成用開口及びドレイン電極形成用開口
上に突出している第２のひさし部を有するフォトレジス
トマスクがその上に設けられかつ半導体基板と平行な方
向においてソース電極形成用開口及びドレイン電極形成
用開口を介してゲート電極に対向している周辺領域層を
上記半導体基板上に形成しているので、ソース電極及び
ドレイン電極を上述のようにゲート電極に対してセルフ
アラインで形成し得るだけでなく、これらのソース電極
及びドレイン電極の幅を常にほゞ一定にすることがで
き、このために、製造される半導体装置の特性を均一化
することができる。また、上記フォトレジストマスクの
上記第２のひさし部を用いて上記絶縁膜を異方性エッチ
ングにより除去することによって、周辺領域層のソース
電極形成用開口及びドレイン電極形成用開口に臨む側壁
部に位置する絶縁膜を残しているので、上記側壁部に位
置する絶縁膜によりソース電極及びドレイン電極と周辺
領域層とが絶縁される。このために、ソース電極及びド
レイン電極と周辺領域層とが接触して両者の間で反応が
起きることにより製造プロセスが不安定となる恐れもな
い。
第1A図〜第1F図及び第2A図〜第2F図はそれぞれ従来のGa
As MESFETの製造方法を工程順に示す断面図、第3A図〜
第3G図は本発明に係る半導体装置の製造方法をGaAs MES
FETの製造に適用した一実施例を工程順に示す断面図で
ある。 なお図面に用いられた符号において、 １……GaAs基板（半導体基板） ２……チャネル領域 ３……Al膜（ゲート電極形成用導電層） 3a、3b……Al膜（周辺領域層） ４……フォトレジスト 4a……ゲート電極形成用マスク 4b、4g……ひさし部（第２のひさし部） 4e、4f……ひさし部（第１のひさし部） ５……ゲート電極 ７……AuGe/Ni膜（オーミック金属膜） ８……ソース電極 ９……ドレイン電極 24、24a、24b、24c……SiO2膜（絶縁膜） である。
As MESFETの製造方法を工程順に示す断面図、第3A図〜
第3G図は本発明に係る半導体装置の製造方法をGaAs MES
FETの製造に適用した一実施例を工程順に示す断面図で
ある。 なお図面に用いられた符号において、 １……GaAs基板（半導体基板） ２……チャネル領域 ３……Al膜（ゲート電極形成用導電層） 3a、3b……Al膜（周辺領域層） ４……フォトレジスト 4a……ゲート電極形成用マスク 4b、4g……ひさし部（第２のひさし部） 4e、4f……ひさし部（第１のひさし部） ５……ゲート電極 ７……AuGe/Ni膜（オーミック金属膜） ８……ソース電極 ９……ドレイン電極 24、24a、24b、24c……SiO2膜（絶縁膜） である。
Claims (1)
- 【請求項１】半導体基板上にゲート電極形成用の導電層
を形成する工程と、 このゲート電極形成用導電層上にフォトレジスト膜を形
成する工程と、 このフォトレジスト膜をパターンニングすることによ
り、第１の開口及び第２の開口を上記フォトレジスト膜
にそれぞれ形成すると共に、これらの第１及び第２の開
口の間に上記フォトレジスト膜の一部から成るゲート電
極形成用マスクを形成する工程と、 このゲート電極形成用マスクを含む上記フォトレジスト
膜をマスクとして上記ゲート電極形成用導電層をオーバ
ーエッチングしてこのゲート電極形成用導電層に上記第
１及び第２の開口にそれぞれ対応したソース電極形成用
開口及びドレイン電極形成用開口を形成することによっ
て、上記半導体基板と平行な方向において上記ソース電
極形成用開口及び上記ドレイン電極形成用開口上にそれ
ぞれ突出している第１のひさし部を有するマスクがその
上に設けられたゲート電極と、上記半導体基板と平行な
方向において上記ソース電極形成用開口及び上記ドレイ
ン電極形成用開口に突出している第２のひさし部を有す
るマスクがその上に設けられかつ上記半導体基板と平行
な方向において上記ソース電極形成用開口及び上記ドレ
イン電極形成用開口を介して上記ゲート電極に対向して
いる周辺領域層とを上記ゲート電極形成用導電層により
それぞれ形成する工程と、 気相成長法により、上記フォトレジスト膜、上記ゲート
電極、上記周辺領域層及び上記半導体基板を被覆する絶
縁膜を被着形成する工程と、 上記第１及び第２のひさし部を用いて上記絶縁膜を異方
性エッチングにより除去することによって、上記ゲート
電極及び上記周辺領域層の上記ソース電極形成用開口及
び上記ドレイン電極形成用開口に臨む側壁部に位置する
上記絶縁膜を残して上記半導体基板を露出させる工程
と、 上記フォトレジスト膜を用いて上記半導体基板上にオー
ミック金属膜を被着することにより、ソース電極及びド
レイン電極を形成する工程と、 リフト・オフ法により、上記フォトレジスト膜をその上
に被着されている上記オーミック金属膜と共に上記ゲー
ト電極、上記周辺領域層及び上記絶縁膜上から除去する
工程とをそれぞれ具備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098998A JPH0713978B2 (ja) | 1984-05-17 | 1984-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098998A JPH0713978B2 (ja) | 1984-05-17 | 1984-05-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242680A JPS60242680A (ja) | 1985-12-02 |
| JPH0713978B2 true JPH0713978B2 (ja) | 1995-02-15 |
Family
ID=14234639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098998A Expired - Lifetime JPH0713978B2 (ja) | 1984-05-17 | 1984-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713978B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892274A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
-
1984
- 1984-05-17 JP JP59098998A patent/JPH0713978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60242680A (ja) | 1985-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |