JPH0870012A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0870012A JPH0870012A JP20357194A JP20357194A JPH0870012A JP H0870012 A JPH0870012 A JP H0870012A JP 20357194 A JP20357194 A JP 20357194A JP 20357194 A JP20357194 A JP 20357194A JP H0870012 A JPH0870012 A JP H0870012A
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Abstract
(57)【要約】
【目的】 サイドウォールの間隔よりも短いゲート長を
有する半導体装置、および、この装置に適した製造方法
を得ることを目的とする。 【構成】 半絶縁性ＧａＡｓ基板１の主面上に活性層で
あるＮ型ＧａＡｓ層２が形成され、Ｎ型ＧａＡｓ層２の
表面に設けられたリセス２ａには、ＷＳｉで構成され、
Ｎ型ＧａＡｓ層２との間でショットキー接合を形成する
接合部１１が設けられている。接合部１１上にはＡｕの
Ｔ型ゲート電極４が、そのＴ型の脚に相当する部分を接
合部１１の表面に接するように設けられている。 【効果】 Ｔ型ゲート電極の電極長は当該Ｔ型ゲート電
極の脚部の断面幅のみで定まり、Ｔ型ゲート電極の電極
長を従来よりも短縮でき、超高周波帯で高利得を得るこ
とが可能な半導体装置が得られる。
有する半導体装置、および、この装置に適した製造方法
を得ることを目的とする。 【構成】 半絶縁性ＧａＡｓ基板１の主面上に活性層で
あるＮ型ＧａＡｓ層２が形成され、Ｎ型ＧａＡｓ層２の
表面に設けられたリセス２ａには、ＷＳｉで構成され、
Ｎ型ＧａＡｓ層２との間でショットキー接合を形成する
接合部１１が設けられている。接合部１１上にはＡｕの
Ｔ型ゲート電極４が、そのＴ型の脚に相当する部分を接
合部１１の表面に接するように設けられている。 【効果】 Ｔ型ゲート電極の電極長は当該Ｔ型ゲート電
極の脚部の断面幅のみで定まり、Ｔ型ゲート電極の電極
長を従来よりも短縮でき、超高周波帯で高利得を得るこ
とが可能な半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｔ型ゲート電極を有す
る半導体装置およびその製造方法に関し、特に従来のゲ
ート電極よりも更にゲート長の短いＴ型ゲート電極を有
する半導体装置およびその製造方法に関する。
る半導体装置およびその製造方法に関し、特に従来のゲ
ート電極よりも更にゲート長の短いＴ型ゲート電極を有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】マイクロ波デバイスにおけるＧａＡｓ半
導体装置などでは、超高周波帯で高利得を得るために
０．２μｍ以下のゲート長が要求されている。一方でゲ
ート電極と配線との接続部分における抵抗値の増加を抑
制する必要があるので、断面形状がＴ字型のＴ型ゲート
電極が用いられている。
導体装置などでは、超高周波帯で高利得を得るために
０．２μｍ以下のゲート長が要求されている。一方でゲ
ート電極と配線との接続部分における抵抗値の増加を抑
制する必要があるので、断面形状がＴ字型のＴ型ゲート
電極が用いられている。
【０００３】図１５に、従来の絶縁膜サイドウォールプ
ロセスを用いて形成したリセス構造を有するＴ型ゲート
ＦＥＴ９０の断面図を示す。図１５において、半絶縁性
ＧａＡｓ（ガリウム砒素）基板１の主面上に活性層であ
るＮ型ＧａＡｓ層２が形成され、Ｎ型ＧａＡｓ層２の表
面に設けられたリセス２ａには、ＷＳｉ（タングステン
シリサイド）で構成されたＴ型ゲート電極３が、そのＴ
型の脚に相当する部分をリセス２ａの表面に接するよう
に設けられている。また、ＷＳｉのＴ型ゲート電極３上
にはその形状に併せて、Ａｕで構成されたＴ型ゲート電
極４が設けられている。さらに、Ｎ型ＧａＡｓ層２の表
面には、リセス２ａから離れた位置に、リセス２ａを挟
んで互いに対向するようにＡｕＧｅ（金ゲルマニウム）
／Ｎｉ／Ａｕで構成されるソース電極５およびドレイン
電極６が形成されている。
ロセスを用いて形成したリセス構造を有するＴ型ゲート
ＦＥＴ９０の断面図を示す。図１５において、半絶縁性
ＧａＡｓ（ガリウム砒素）基板１の主面上に活性層であ
るＮ型ＧａＡｓ層２が形成され、Ｎ型ＧａＡｓ層２の表
面に設けられたリセス２ａには、ＷＳｉ（タングステン
シリサイド）で構成されたＴ型ゲート電極３が、そのＴ
型の脚に相当する部分をリセス２ａの表面に接するよう
に設けられている。また、ＷＳｉのＴ型ゲート電極３上
にはその形状に併せて、Ａｕで構成されたＴ型ゲート電
極４が設けられている。さらに、Ｎ型ＧａＡｓ層２の表
面には、リセス２ａから離れた位置に、リセス２ａを挟
んで互いに対向するようにＡｕＧｅ（金ゲルマニウム）
／Ｎｉ／Ａｕで構成されるソース電極５およびドレイン
電極６が形成されている。
【０００４】次にリセス構造を有するＴ型ゲートＦＥＴ
９０の製造方法を、工程を示す断面図である図１６〜図
２１を用いて工程順に説明する。まず、図１６に示す工
程において、半絶縁性ＧａＡｓ基板１上にイオン注入法
もしくはエピタキシャル結晶成長法によりＮ型ＧａＡｓ
層２を形成した後、全面にＳｉＯ2膜７を形成し、さら
にその上にフォトレジスト８を塗布する。次に、フォト
レジスト８にパターニングを行い、これをエッチングマ
スクとして反応性イオンエッチングを行い、ＳｉＯ2膜
７を除去して開口部を形成し、該開口部を有するＳｉＯ
膜７をエッチングマスクとしてＮ型ＧａＡｓ層２をエッ
チングし、リセス２ａを形成する。
９０の製造方法を、工程を示す断面図である図１６〜図
２１を用いて工程順に説明する。まず、図１６に示す工
程において、半絶縁性ＧａＡｓ基板１上にイオン注入法
もしくはエピタキシャル結晶成長法によりＮ型ＧａＡｓ
層２を形成した後、全面にＳｉＯ2膜７を形成し、さら
にその上にフォトレジスト８を塗布する。次に、フォト
レジスト８にパターニングを行い、これをエッチングマ
スクとして反応性イオンエッチングを行い、ＳｉＯ2膜
７を除去して開口部を形成し、該開口部を有するＳｉＯ
膜７をエッチングマスクとしてＮ型ＧａＡｓ層２をエッ
チングし、リセス２ａを形成する。
【０００５】次に図１７に示す工程において、ＳｉＯ膜
７およびＮ型ＧａＡｓ層２のリセス２ａの表面を覆うよ
うにＳｉＯ2膜９を形成する。
７およびＮ型ＧａＡｓ層２のリセス２ａの表面を覆うよ
うにＳｉＯ2膜９を形成する。
【０００６】次に、図１８に示す工程において、反応性
イオンエッチングにて当該ＳｉＯ2膜９の異方性エッチ
ングを行い、リセス２の側面からＳｉＯ膜７の開口部の
側面にかけてＳｉＯ2のサイドウォール１０を残して他
の部分を除去する。
イオンエッチングにて当該ＳｉＯ2膜９の異方性エッチ
ングを行い、リセス２の側面からＳｉＯ膜７の開口部の
側面にかけてＳｉＯ2のサイドウォール１０を残して他
の部分を除去する。
【０００７】次に、図１９に示す工程において、ＳｉＯ
膜７およびＳｉＯ2のサイドウォール１０からリセス２
ａの表面にかけて、スパッタ法によりＷＳｉ層３１およ
びＡｕ層４１を順に形成する。
膜７およびＳｉＯ2のサイドウォール１０からリセス２
ａの表面にかけて、スパッタ法によりＷＳｉ層３１およ
びＡｕ層４１を順に形成する。
【０００８】次に、図２０に示す工程において、ドライ
エッチングによりＷＳｉ層３１およびＡｕ層４１をＴ型
に加工して、Ｔ型ゲート電極３および４を形成する。
エッチングによりＷＳｉ層３１およびＡｕ層４１をＴ型
に加工して、Ｔ型ゲート電極３および４を形成する。
【０００９】次に、図２１に示す工程において、Ｔ型ゲ
ート電極３および４をエッチングマスクとしてＳｉＯ膜
７を反応性イオンエッチングにより除去した後、リフト
オフ法にてＳｉＯ膜７およびＳｉＯ2のサイドウォール
１０を除去し、最後に蒸着によりＡｕＧｅ／Ｎｉ／Ａｕ
で構成されるソース電極５およびドレイン電極６を形成
し、図１５に示すようなリセス構造を有するＴ型ゲート
ＦＥＴ９０を得ることができる。
ート電極３および４をエッチングマスクとしてＳｉＯ膜
７を反応性イオンエッチングにより除去した後、リフト
オフ法にてＳｉＯ膜７およびＳｉＯ2のサイドウォール
１０を除去し、最後に蒸着によりＡｕＧｅ／Ｎｉ／Ａｕ
で構成されるソース電極５およびドレイン電極６を形成
し、図１５に示すようなリセス構造を有するＴ型ゲート
ＦＥＴ９０を得ることができる。
【００１０】上述したように、サイドウォールプロセス
を用いてＴ型ゲート電極３および４を形成した場合、ゲ
ート長はＳｉＯ2のサイドウォール１０の間隔により決
定される。従って、ＳｉＯ2膜９の膜厚を制御すること
でＳｉＯ2のサイドウォール１０の間隔、すなわちゲー
ト長を制御することができ、写真製版によって決められ
たリセス２ａの幅より更に短いゲート長のＴ型ゲート電
極３および４を有するＦＥＴ９０を形成することができ
る。
を用いてＴ型ゲート電極３および４を形成した場合、ゲ
ート長はＳｉＯ2のサイドウォール１０の間隔により決
定される。従って、ＳｉＯ2膜９の膜厚を制御すること
でＳｉＯ2のサイドウォール１０の間隔、すなわちゲー
ト長を制御することができ、写真製版によって決められ
たリセス２ａの幅より更に短いゲート長のＴ型ゲート電
極３および４を有するＦＥＴ９０を形成することができ
る。
【００１１】
【発明が解決しようとする課題】以上説明したように、
従来のＴ型ゲートＦＥＴ９０のゲート長は、リセス２ａ
に設けられたＳｉＯ2のサイドウォール１０の間隔によ
って定められていたので、リセス構造の微細化の限界と
相俟って、ゲート長の短縮化に限界があった。
従来のＴ型ゲートＦＥＴ９０のゲート長は、リセス２ａ
に設けられたＳｉＯ2のサイドウォール１０の間隔によ
って定められていたので、リセス構造の微細化の限界と
相俟って、ゲート長の短縮化に限界があった。
【００１２】本発明は、上記のような問題点を解消する
ためになされたもので、サイドウォールの間隔よりも短
いゲート長を有する半導体装置、および、この装置に適
した製造方法を得ることを目的とする。
ためになされたもので、サイドウォールの間隔よりも短
いゲート長を有する半導体装置、および、この装置に適
した製造方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、主面上にリセスを有する活性層と、
水平方向に延在する頭部と該頭部から垂直に延在する脚
部とで断面形状が実質的にＴ字型をなすＴ型ゲート電極
とを備えた半導体装置において、前記Ｔ型ゲート電極の
前記脚部は、前記脚部の断面幅とほぼ同じ断面幅を有
し、活性層との間でショットキー接合を形成する接合部
を介して前記リセスに接続されている。
載の半導体装置は、主面上にリセスを有する活性層と、
水平方向に延在する頭部と該頭部から垂直に延在する脚
部とで断面形状が実質的にＴ字型をなすＴ型ゲート電極
とを備えた半導体装置において、前記Ｔ型ゲート電極の
前記脚部は、前記脚部の断面幅とほぼ同じ断面幅を有
し、活性層との間でショットキー接合を形成する接合部
を介して前記リセスに接続されている。
【００１４】本発明に係る請求項２記載の半導体装置
は、請求項１記載の半導体装置において、前記リセス
が、断面幅が比較的広い第１のリセスと、断面幅が比較
的狭い第２のリセスとを有し、前記第１のリセスに連続
して前記第２のリセスが設けられた２段リセスである。
は、請求項１記載の半導体装置において、前記リセス
が、断面幅が比較的広い第１のリセスと、断面幅が比較
的狭い第２のリセスとを有し、前記第１のリセスに連続
して前記第２のリセスが設けられた２段リセスである。
【００１５】本発明に係る請求項３記載の半導体装置の
製造方法は、(a)半導体基板上に形成された活性層の主
面上に第１の絶縁層を形成する工程と、(b)前記第１の
絶縁層上にレジスト層を形成し、該レジスト層をマスク
として前記第１の絶縁層をエッチングして開口部を形成
する工程と、(c)前記第１の絶縁層をマスクとして、前
記開口部に対応して前記活性層にリセスを形成する工程
と、(d)前記レジスト層を除去した後、全面に第２の絶
縁層を形成する工程と、(e)前記開口部および前記リセ
スの側面以外の前記第２の絶縁層を除去して、前記開口
部および前記リセスの側面に前記第２の絶縁層からなる
側壁を形成する工程と、(f)全面に第１の金属層および
ゲート電極となる第２の金属層を順に形成する工程と、
(g)前記第１および第２の金属層の所定部分を除去し
て、前記第１および第２の金属層を、水平方向に延在す
る頭部と該頭部から垂直に延在する脚部とで実質的にＴ
字型をなす断面形状に形成する工程と、(h)前記第１の
絶縁層および前記側壁ならびに、前記活性層と第２の金
属層の脚部との間に介在し前記活性層と第２の金属層の
脚部とを接合する接合部以外の前記第１の金属層を除去
する工程とを備えている。
製造方法は、(a)半導体基板上に形成された活性層の主
面上に第１の絶縁層を形成する工程と、(b)前記第１の
絶縁層上にレジスト層を形成し、該レジスト層をマスク
として前記第１の絶縁層をエッチングして開口部を形成
する工程と、(c)前記第１の絶縁層をマスクとして、前
記開口部に対応して前記活性層にリセスを形成する工程
と、(d)前記レジスト層を除去した後、全面に第２の絶
縁層を形成する工程と、(e)前記開口部および前記リセ
スの側面以外の前記第２の絶縁層を除去して、前記開口
部および前記リセスの側面に前記第２の絶縁層からなる
側壁を形成する工程と、(f)全面に第１の金属層および
ゲート電極となる第２の金属層を順に形成する工程と、
(g)前記第１および第２の金属層の所定部分を除去し
て、前記第１および第２の金属層を、水平方向に延在す
る頭部と該頭部から垂直に延在する脚部とで実質的にＴ
字型をなす断面形状に形成する工程と、(h)前記第１の
絶縁層および前記側壁ならびに、前記活性層と第２の金
属層の脚部との間に介在し前記活性層と第２の金属層の
脚部とを接合する接合部以外の前記第１の金属層を除去
する工程とを備えている。
【００１６】本発明に係る請求項４記載の半導体装置の
製造方法は、請求項３記載の半導体装置の製造方法にお
いて、前記工程(c)によって形成されたリセスを断面幅
が比較的広い第１のリセスとし、前記第２の絶縁層から
なる側壁をマスクとして、前記第１のリセスに連続して
断面幅が比較的狭い第２のリセスを設け２段リセスを形
成する工程をさらに備えている。
製造方法は、請求項３記載の半導体装置の製造方法にお
いて、前記工程(c)によって形成されたリセスを断面幅
が比較的広い第１のリセスとし、前記第２の絶縁層から
なる側壁をマスクとして、前記第１のリセスに連続して
断面幅が比較的狭い第２のリセスを設け２段リセスを形
成する工程をさらに備えている。
【００１７】本発明に係る請求項５記載の半導体装置の
製造方法は、請求項３または請求項４記載の半導体装置
の製造方法において、前記工程(f)が、前記第１の金属
層をＷＳｉで形成し、前記第２の金属層をＡｕで形成す
る工程を含み、前記工程(h)は、前記活性層と第２の金
属層の脚部との接合部以外の前記第１の金属層を緩衝フ
ッ酸を用いてエッチングする工程を含んでいる。
製造方法は、請求項３または請求項４記載の半導体装置
の製造方法において、前記工程(f)が、前記第１の金属
層をＷＳｉで形成し、前記第２の金属層をＡｕで形成す
る工程を含み、前記工程(h)は、前記活性層と第２の金
属層の脚部との接合部以外の前記第１の金属層を緩衝フ
ッ酸を用いてエッチングする工程を含んでいる。
【００１８】本発明に係る請求項６記載の半導体装置の
製造方法は、(a)半導体基板上に形成された活性層の主
面上に絶縁層を形成する工程と、(b)前記絶縁層上にレ
ジスト層を形成し、該レジスト層をマスクとして前記絶
縁層をエッチングして開口部を形成する工程と、(c)前
記絶縁層をマスクとして、前記開口部に対応して前記活
性層にリセスを形成する工程と、(d)全面に第１の金属
層およびゲート電極となる第２の金属層を順に形成する
工程と、(e)前記第１および第２の金属層の所定部分を
除去して、前記第１および第２の金属層を、水平方向に
延在する頭部と該頭部から垂直に延在する脚部とで実質
的にＴ字型をなす断面形状に形成する工程と、(f)前記
絶縁層および、前記活性層と第２の金属層の脚部との間
に介在し、前記活性層と第２の金属層の脚部とを接合す
る接合部以外の前記第１の金属層を除去する工程とを備
えている。
製造方法は、(a)半導体基板上に形成された活性層の主
面上に絶縁層を形成する工程と、(b)前記絶縁層上にレ
ジスト層を形成し、該レジスト層をマスクとして前記絶
縁層をエッチングして開口部を形成する工程と、(c)前
記絶縁層をマスクとして、前記開口部に対応して前記活
性層にリセスを形成する工程と、(d)全面に第１の金属
層およびゲート電極となる第２の金属層を順に形成する
工程と、(e)前記第１および第２の金属層の所定部分を
除去して、前記第１および第２の金属層を、水平方向に
延在する頭部と該頭部から垂直に延在する脚部とで実質
的にＴ字型をなす断面形状に形成する工程と、(f)前記
絶縁層および、前記活性層と第２の金属層の脚部との間
に介在し、前記活性層と第２の金属層の脚部とを接合す
る接合部以外の前記第１の金属層を除去する工程とを備
えている。
【００１９】本発明に係る請求項７記載の半導体装置の
製造方法は、請求項６記載の半導体装置の製造方法にお
いて、前記工程(d)が、前記第１の金属層をＷＳｉで形
成し、前記第２の金属層をＡｕで形成する工程を含み、
前記工程(f)は、前記活性層と第２の金属層の脚部との
接合部以外の前記第１の金属層を緩衝フッ酸を用いてエ
ッチングする工程を含んでいる。
製造方法は、請求項６記載の半導体装置の製造方法にお
いて、前記工程(d)が、前記第１の金属層をＷＳｉで形
成し、前記第２の金属層をＡｕで形成する工程を含み、
前記工程(f)は、前記活性層と第２の金属層の脚部との
接合部以外の前記第１の金属層を緩衝フッ酸を用いてエ
ッチングする工程を含んでいる。
【００２０】
【作用】本発明に係る請求項１記載の半導体装置によれ
ば、Ｔ型ゲート電極の脚部が、当該脚部の断面幅とほぼ
同じ断面幅を有し、活性層との間でショットキー接合を
形成する接合部を介してリセスに接続されているので、
Ｔ型ゲート電極の電極長は当該Ｔ型ゲート電極の脚部の
断面幅のみで定まり、Ｔ型ゲート電極の電極長を従来よ
りも短縮できる。
ば、Ｔ型ゲート電極の脚部が、当該脚部の断面幅とほぼ
同じ断面幅を有し、活性層との間でショットキー接合を
形成する接合部を介してリセスに接続されているので、
Ｔ型ゲート電極の電極長は当該Ｔ型ゲート電極の脚部の
断面幅のみで定まり、Ｔ型ゲート電極の電極長を従来よ
りも短縮できる。
【００２１】本発明に係る請求項２記載の半導体装置に
よれば、請求項１記載の半導体装置におけるリセスを断
面幅が比較的広い第１のリセスとし、第１のリセスに連
続して断面幅が比較的狭い第２のリセスが設けられた２
段リセスにおいても、Ｔ型ゲート電極の電極長は当該Ｔ
型ゲート電極の脚部の断面幅で定まり、Ｔ型ゲート電極
の電極長を従来よりも短縮できる。
よれば、請求項１記載の半導体装置におけるリセスを断
面幅が比較的広い第１のリセスとし、第１のリセスに連
続して断面幅が比較的狭い第２のリセスが設けられた２
段リセスにおいても、Ｔ型ゲート電極の電極長は当該Ｔ
型ゲート電極の脚部の断面幅で定まり、Ｔ型ゲート電極
の電極長を従来よりも短縮できる。
【００２２】本発明に係る請求項３記載の半導体装置の
製造方法によれば、第１の絶縁層および第２の絶縁層か
らなる側壁ならびに、活性層と第２の金属層の脚部との
接合部以外の第１の金属層を除去する工程により、第２
の金属層に係合する第１の金属層が除去され、Ｔ型ゲー
ト電極の脚部の断面幅とほぼ同じ断面幅を有する接合部
として第１の金属層が残るので、Ｔ型ゲート電極の電極
長が当該Ｔ型ゲート電極の脚部の断面幅で定まり、側壁
間隔でＴ型ゲート電極の電極長が定まる場合に比べて電
極長が短縮された半導体装置を得ることができる。
製造方法によれば、第１の絶縁層および第２の絶縁層か
らなる側壁ならびに、活性層と第２の金属層の脚部との
接合部以外の第１の金属層を除去する工程により、第２
の金属層に係合する第１の金属層が除去され、Ｔ型ゲー
ト電極の脚部の断面幅とほぼ同じ断面幅を有する接合部
として第１の金属層が残るので、Ｔ型ゲート電極の電極
長が当該Ｔ型ゲート電極の脚部の断面幅で定まり、側壁
間隔でＴ型ゲート電極の電極長が定まる場合に比べて電
極長が短縮された半導体装置を得ることができる。
【００２３】本発明に係る請求項４記載の半導体装置の
製造方法によれば、工程(c)によって形成されたリセス
を断面幅が比較的広い第１のリセスとし、第２の絶縁層
からなる側壁をマスクとして、第１のリセスに連続して
断面幅が比較的狭い第２のリセスを設け２段リセスを形
成する工程をさらに備えているので、Ｔ型ゲート電極の
電極長が当該Ｔ型ゲート電極の脚部の断面幅で定まり、
電極長が従来よりも短縮されたＴ型ゲート電極を２段リ
セスに形成した半導体装置を得ることができる。
製造方法によれば、工程(c)によって形成されたリセス
を断面幅が比較的広い第１のリセスとし、第２の絶縁層
からなる側壁をマスクとして、第１のリセスに連続して
断面幅が比較的狭い第２のリセスを設け２段リセスを形
成する工程をさらに備えているので、Ｔ型ゲート電極の
電極長が当該Ｔ型ゲート電極の脚部の断面幅で定まり、
電極長が従来よりも短縮されたＴ型ゲート電極を２段リ
セスに形成した半導体装置を得ることができる。
【００２４】本発明に係る請求項５記載の半導体装置の
製造方法によれば、工程(f)が、第１の金属層をＷＳｉ
で形成し、第２の金属層をＡｕで形成する工程を含み、
工程(h)が、活性層と第２の金属層の脚部との接合部以
外の第１の金属層を緩衝フッ酸を用いてエッチングする
工程を含んでいるので、ＷＳｉで形成された第１の金属
層のうち、活性層と第２の金属層の脚部との接合部は緩
衝フッ酸に対する溶解度が比較的小さく、それ以外では
溶解度が比較的大きいので、接合部のみを残すことが容
易にできる。
製造方法によれば、工程(f)が、第１の金属層をＷＳｉ
で形成し、第２の金属層をＡｕで形成する工程を含み、
工程(h)が、活性層と第２の金属層の脚部との接合部以
外の第１の金属層を緩衝フッ酸を用いてエッチングする
工程を含んでいるので、ＷＳｉで形成された第１の金属
層のうち、活性層と第２の金属層の脚部との接合部は緩
衝フッ酸に対する溶解度が比較的小さく、それ以外では
溶解度が比較的大きいので、接合部のみを残すことが容
易にできる。
【００２５】本発明に係る請求項６記載の半導体装置の
製造方法によれば、絶縁層および、活性層と第２の金属
層の脚部との接合部以外の第１の金属層を除去する工程
により、第２の金属層に係合する第１の金属層が除去さ
れ、Ｔ型ゲート電極の脚部の断面幅とほぼ同じ断面幅を
有する接合部として第１の金属層が残るので、Ｔ型ゲー
ト電極の電極長が当該Ｔ型ゲート電極の脚部の断面幅で
定まり、第１の金属層の厚さを制御することにより、Ｔ
型ゲート電極の電極長がリセス幅よりも十分小さい半導
体装置を得ることができる。
製造方法によれば、絶縁層および、活性層と第２の金属
層の脚部との接合部以外の第１の金属層を除去する工程
により、第２の金属層に係合する第１の金属層が除去さ
れ、Ｔ型ゲート電極の脚部の断面幅とほぼ同じ断面幅を
有する接合部として第１の金属層が残るので、Ｔ型ゲー
ト電極の電極長が当該Ｔ型ゲート電極の脚部の断面幅で
定まり、第１の金属層の厚さを制御することにより、Ｔ
型ゲート電極の電極長がリセス幅よりも十分小さい半導
体装置を得ることができる。
【００２６】本発明に係る請求項７記載の半導体装置の
製造方法によれば、工程(d)が、第１の金属層をＷＳｉ
で形成し、第２の金属層をＡｕで形成する工程を含み、
工程(f)が、活性層と第２の金属層の脚部との接合部以
外の第１の金属層を緩衝フッ酸を用いてエッチングする
工程を含んでいるので、ＷＳｉで形成された第１の金属
層のうち、活性層と第２の金属層の脚部との接合部は緩
衝フッ酸に対する溶解度が比較的小さく、それ以外では
溶解度が比較的大きいので、接合部のみを残すことが容
易にできる。
製造方法によれば、工程(d)が、第１の金属層をＷＳｉ
で形成し、第２の金属層をＡｕで形成する工程を含み、
工程(f)が、活性層と第２の金属層の脚部との接合部以
外の第１の金属層を緩衝フッ酸を用いてエッチングする
工程を含んでいるので、ＷＳｉで形成された第１の金属
層のうち、活性層と第２の金属層の脚部との接合部は緩
衝フッ酸に対する溶解度が比較的小さく、それ以外では
溶解度が比較的大きいので、接合部のみを残すことが容
易にできる。
【００２７】
＜第１の実施例＞図１を用いて、本発明に係る半導体装
置の第１の実施例について説明する。図１にＴ型ゲート
ＦＥＴ１００の断面図を示す。図１において、半絶縁性
ＧａＡｓ基板１の主面上に活性層であるＮ型ＧａＡｓ層
２が形成され、Ｎ型ＧａＡｓ層２の表面に設けられたリ
セス２ａには、ＷＳｉで構成され、Ｎ型ＧａＡｓ層２と
の間でショットキー接合を形成する接合部１１が設けら
れている。接合部１１上にはＡｕのＴ型ゲート電極４
が、そのＴ型の脚に相当する部分を接合部１１の表面に
接するように設けられている。
置の第１の実施例について説明する。図１にＴ型ゲート
ＦＥＴ１００の断面図を示す。図１において、半絶縁性
ＧａＡｓ基板１の主面上に活性層であるＮ型ＧａＡｓ層
２が形成され、Ｎ型ＧａＡｓ層２の表面に設けられたリ
セス２ａには、ＷＳｉで構成され、Ｎ型ＧａＡｓ層２と
の間でショットキー接合を形成する接合部１１が設けら
れている。接合部１１上にはＡｕのＴ型ゲート電極４
が、そのＴ型の脚に相当する部分を接合部１１の表面に
接するように設けられている。
【００２８】さらに、Ｎ型ＧａＡｓ層２の表面には、リ
セス２ａから離れた位置に、リセス２ａを挟んで互いに
対向するようにＡｕＧｅ／Ｎｉ／Ａｕで構成されるソー
ス電極５およびドレイン電極６が形成されている。
セス２ａから離れた位置に、リセス２ａを挟んで互いに
対向するようにＡｕＧｅ／Ｎｉ／Ａｕで構成されるソー
ス電極５およびドレイン電極６が形成されている。
【００２９】ここで接合部１１の断面幅はＴ型ゲート電
極４のＴ型の脚の断面幅とほぼ等しい。すなわち、Ｔ型
ゲート電極４のゲート長は接合部１１の断面幅となり、
図１５に示した従来のＴ型ゲートＦＥＴ９０のゲート長
に比べて短縮されることになる。
極４のＴ型の脚の断面幅とほぼ等しい。すなわち、Ｔ型
ゲート電極４のゲート長は接合部１１の断面幅となり、
図１５に示した従来のＴ型ゲートＦＥＴ９０のゲート長
に比べて短縮されることになる。
【００３０】次にリセス構造を有するＴ型ゲートＦＥＴ
１００の製造方法を、工程を示した断面図である図２お
よび図３を用いて工程順に説明する。図２に示すよう
に、ＳｉＯ膜７の表面およびＳｉＯ2のサイドウォール
１０からリセス２の表面にかけて形成されたＷＳｉ層３
１およびＡｕ層４１を、ドライエッチングによりＴ型に
加工して、Ｔ型ゲート電極３および４を形成する工程ま
では、図１６〜図１８を用いて説明した従来のＴ型ゲー
トＦＥＴ９０の製造工程と同様であるので重複する説明
は省略する。また、従来例と同じ符号を付した構成につ
いては実施例についても同様の構成であるので重複する
説明は省略する。
１００の製造方法を、工程を示した断面図である図２お
よび図３を用いて工程順に説明する。図２に示すよう
に、ＳｉＯ膜７の表面およびＳｉＯ2のサイドウォール
１０からリセス２の表面にかけて形成されたＷＳｉ層３
１およびＡｕ層４１を、ドライエッチングによりＴ型に
加工して、Ｔ型ゲート電極３および４を形成する工程ま
では、図１６〜図１８を用いて説明した従来のＴ型ゲー
トＦＥＴ９０の製造工程と同様であるので重複する説明
は省略する。また、従来例と同じ符号を付した構成につ
いては実施例についても同様の構成であるので重複する
説明は省略する。
【００３１】次に図３に示すように、ＳｉＯ膜７および
ＳｉＯ2のサイドウォール１０およびＷＳｉのＴ型ゲー
ト電極３のうちＡｕのＴ型ゲート電極４とＮ型ＧａＡｓ
層２との接合部１１以外のＴ型ゲート電極３とＴ型ゲー
ト電極４の係合部分（以後係合部と呼称）を緩衝フッ酸
（BufferedＨＦ：以後ＢＨＦと呼称）により除去する。
ＳｉＯ2のサイドウォール１０およびＷＳｉのＴ型ゲー
ト電極３のうちＡｕのＴ型ゲート電極４とＮ型ＧａＡｓ
層２との接合部１１以外のＴ型ゲート電極３とＴ型ゲー
ト電極４の係合部分（以後係合部と呼称）を緩衝フッ酸
（BufferedＨＦ：以後ＢＨＦと呼称）により除去する。
【００３２】ここで、ＢＨＦはＨＦ（フッ酸）をＮＨ4
Ｆで希釈することによって得ることができ、Ｎ型ＧａＡ
ｓ層２とＡｕのＴ型ゲート電極４とＮ型ＧａＡｓ層２と
の接合部１１に比べ、それ以外の電極係合部の方がＢＨ
Ｆに対する溶解性が大きいことを利用して、ショットキ
ー接合となる接合部１１のみを残すことができる。
Ｆで希釈することによって得ることができ、Ｎ型ＧａＡ
ｓ層２とＡｕのＴ型ゲート電極４とＮ型ＧａＡｓ層２と
の接合部１１に比べ、それ以外の電極係合部の方がＢＨ
Ｆに対する溶解性が大きいことを利用して、ショットキ
ー接合となる接合部１１のみを残すことができる。
【００３３】なお、上記のような作用はＢＨＦに限られ
ず、ＨＦなどフッ酸系のエッチング剤であれば同様の作
用を呈する。
ず、ＨＦなどフッ酸系のエッチング剤であれば同様の作
用を呈する。
【００３４】最後に、蒸着によりＡｕＧｅ／Ｎｉ／Ａｕ
で構成されるソース電極５およびドレイン電極６を形成
することにより、図１に示す半導体装置を得ることがで
きる。
で構成されるソース電極５およびドレイン電極６を形成
することにより、図１に示す半導体装置を得ることがで
きる。
【００３５】このように、ＷＳｉのＴ型ゲート電極３の
係合部を除去することによって、Ｔ型ゲート電極３のゲ
ート長は（リセス幅）−２×｛（サイドウォール１０の
膜厚）＋（Ｔ型ゲート電極３の係合部膜厚）｝によって
決定されるため、ＷＳｉのＴ型ゲート電極３の係合部膜
厚を制御して形成することによって、従来のサイドウォ
ールプロセスのみを用いた方法では困難であった０．２
μｍ以下のゲート長を有する微細なゲート電極を形成す
ることが可能となる。
係合部を除去することによって、Ｔ型ゲート電極３のゲ
ート長は（リセス幅）−２×｛（サイドウォール１０の
膜厚）＋（Ｔ型ゲート電極３の係合部膜厚）｝によって
決定されるため、ＷＳｉのＴ型ゲート電極３の係合部膜
厚を制御して形成することによって、従来のサイドウォ
ールプロセスのみを用いた方法では困難であった０．２
μｍ以下のゲート長を有する微細なゲート電極を形成す
ることが可能となる。
【００３６】＜第２の実施例＞図４を用いて、本発明に
係る半導体装置の第２の実施例について説明する。図４
にＴ型ゲートＦＥＴ２００の断面図を示す。図４におい
て、半絶縁性ＧａＡｓ基板１の主面上に活性層であるＮ
型ＧａＡｓ層２０が形成され、Ｎ型ＧａＡｓ層２の表面
に設けられた２段リセス２０ａには、ＷＳｉで構成され
ショットキー接合を形成する接合部１１が設けられてい
る。接合部１１上にはＡｕのＴ型ゲート電極４が、その
Ｔ型の脚に相当する部分を接合部１１の表面に接するよ
うに設けられている。
係る半導体装置の第２の実施例について説明する。図４
にＴ型ゲートＦＥＴ２００の断面図を示す。図４におい
て、半絶縁性ＧａＡｓ基板１の主面上に活性層であるＮ
型ＧａＡｓ層２０が形成され、Ｎ型ＧａＡｓ層２の表面
に設けられた２段リセス２０ａには、ＷＳｉで構成され
ショットキー接合を形成する接合部１１が設けられてい
る。接合部１１上にはＡｕのＴ型ゲート電極４が、その
Ｔ型の脚に相当する部分を接合部１１の表面に接するよ
うに設けられている。
【００３７】さらに、Ｎ型ＧａＡｓ層２０の表面には、
２段リセス２０ａから離れた位置に、２段リセス２０ａ
を挟んで互いに対向するようにＡｕＧｅ／Ｎｉ／Ａｕで
構成されるソース電極５およびドレイン電極６が形成さ
れている。
２段リセス２０ａから離れた位置に、２段リセス２０ａ
を挟んで互いに対向するようにＡｕＧｅ／Ｎｉ／Ａｕで
構成されるソース電極５およびドレイン電極６が形成さ
れている。
【００３８】ここで接合部１１の断面幅はＴ型ゲート電
極４のＴ型の脚の断面幅とほぼ等しい。すなわち、Ｔ型
ゲート電極４のゲート長は接合部１１の断面幅となり、
図１５に示した従来のＴ型ゲートＦＥＴ９０のゲート長
に比べて短縮されている。
極４のＴ型の脚の断面幅とほぼ等しい。すなわち、Ｔ型
ゲート電極４のゲート長は接合部１１の断面幅となり、
図１５に示した従来のＴ型ゲートＦＥＴ９０のゲート長
に比べて短縮されている。
【００３９】次にリセス構造を有するＴ型ゲートＦＥＴ
２００の製造方法を、工程を示した断面図である図５〜
図９を用いて工程順に説明する。図５に示すようにＳｉ
Ｏ膜７をエッチングマスクとしてＮ型ＧａＡｓ層２０を
エッチングし、２段リセス２０ａの第１リセスＲ１を形
成し、リセス２の側面からＳｉＯ膜７の開口部の側面に
かけてＳｉＯ2のサイドウォール１０を形成する工程ま
では、図１６〜図１８を用いて説明した従来のＴ型ゲー
トＦＥＴ９０の製造工程と同様であり、Ｎ型ＧａＡｓ層
２がＮ型ＧａＡｓ層２０として示され、リセス２ａが２
段リセス２０ａとして示されている点が異なるだけなの
で重複する説明は省略する。
２００の製造方法を、工程を示した断面図である図５〜
図９を用いて工程順に説明する。図５に示すようにＳｉ
Ｏ膜７をエッチングマスクとしてＮ型ＧａＡｓ層２０を
エッチングし、２段リセス２０ａの第１リセスＲ１を形
成し、リセス２の側面からＳｉＯ膜７の開口部の側面に
かけてＳｉＯ2のサイドウォール１０を形成する工程ま
では、図１６〜図１８を用いて説明した従来のＴ型ゲー
トＦＥＴ９０の製造工程と同様であり、Ｎ型ＧａＡｓ層
２がＮ型ＧａＡｓ層２０として示され、リセス２ａが２
段リセス２０ａとして示されている点が異なるだけなの
で重複する説明は省略する。
【００４０】次に、図６に示す工程において、ＳｉＯ2
のサイドウォール１０をエッチングマスクとしてＮ型Ｇ
ａＡｓ層２０をさらにエッチングして２段リセス２０ａ
の第２リセスＲ２を形成する。
のサイドウォール１０をエッチングマスクとしてＮ型Ｇ
ａＡｓ層２０をさらにエッチングして２段リセス２０ａ
の第２リセスＲ２を形成する。
【００４１】次に、図７に示す工程において、ＳｉＯ膜
７およびＳｉＯ2のサイドウォール１０から２段リセス
２０ａの第２リセスＲ２の表面にかけて、スパッタ法に
よりＷＳｉ層３１およびＡｕ層４１を順に形成する。
７およびＳｉＯ2のサイドウォール１０から２段リセス
２０ａの第２リセスＲ２の表面にかけて、スパッタ法に
よりＷＳｉ層３１およびＡｕ層４１を順に形成する。
【００４２】次に、図８に示す工程において、ドライエ
ッチングによりＷＳｉ層３１およびＡｕ層４１をＴ型に
加工して、Ｔ型ゲート電極３および４を形成する。
ッチングによりＷＳｉ層３１およびＡｕ層４１をＴ型に
加工して、Ｔ型ゲート電極３および４を形成する。
【００４３】次に、図９に示す工程において、ＳｉＯ膜
７およびＳｉＯ2のサイドウォール１０およびＷＳｉの
Ｔ型ゲート電極３のうち係合部をＢＨＦにより除去する
ことにより、ＡｕのＴ型ゲート電極４とＮ型ＧａＡｓ層
２との接合部１１が残る。
７およびＳｉＯ2のサイドウォール１０およびＷＳｉの
Ｔ型ゲート電極３のうち係合部をＢＨＦにより除去する
ことにより、ＡｕのＴ型ゲート電極４とＮ型ＧａＡｓ層
２との接合部１１が残る。
【００４４】最後に、Ｎ型ＧａＡｓ層２０の主面上に蒸
着によりＡｕＧｅ／Ｎｉ／Ａｕで構成されるソース電極
５およびドレイン電極６を形成することにより、図３に
示す半導体装置を得ることができる。
着によりＡｕＧｅ／Ｎｉ／Ａｕで構成されるソース電極
５およびドレイン電極６を形成することにより、図３に
示す半導体装置を得ることができる。
【００４５】以上説明したように、２段リセス２０ａの
第２リセスＲ２のリセス幅は、第１リセスＲ１内に形成
したＳｉＯ2のサイドウォール１０の間隔によって決定
される。また、Ｔ型ゲート電極３のゲート長は（リセス
幅）−２×｛（サイドウォール１０の膜厚）＋（Ｔ型ゲ
ート電極３の係合部膜厚）｝によって決定されるため、
写真製版によって第１リセスのリセス幅を決定した後
は、写真製版を用いることなく、ＳｉＯ2のサイドウォ
ール１０の間隔およびＷＳｉのＴ型ゲート電極３の係合
部膜厚を制御して形成することによって、従来のサイド
ウォールプロセスのみを用いた方法では困難であった
０．２μｍ以下のゲート長を有する微細なゲート電極
を、２段リセス構造を備えた半導体装置に形成すること
ができる。
第２リセスＲ２のリセス幅は、第１リセスＲ１内に形成
したＳｉＯ2のサイドウォール１０の間隔によって決定
される。また、Ｔ型ゲート電極３のゲート長は（リセス
幅）−２×｛（サイドウォール１０の膜厚）＋（Ｔ型ゲ
ート電極３の係合部膜厚）｝によって決定されるため、
写真製版によって第１リセスのリセス幅を決定した後
は、写真製版を用いることなく、ＳｉＯ2のサイドウォ
ール１０の間隔およびＷＳｉのＴ型ゲート電極３の係合
部膜厚を制御して形成することによって、従来のサイド
ウォールプロセスのみを用いた方法では困難であった
０．２μｍ以下のゲート長を有する微細なゲート電極
を、２段リセス構造を備えた半導体装置に形成すること
ができる。
【００４６】＜第３の実施例＞図１０を用いて、本発明
に係る半導体装置の第３の実施例について説明する。図
１０にＴ型ゲートＦＥＴ３００の断面図を示す。図１０
において、半絶縁性ＧａＡｓ基板１の主面上に活性層で
あるＮ型ＧａＡｓ層２が形成され、Ｎ型ＧａＡｓ層２の
表面に設けられたリセス２ａには、ＷＳｉで構成され、
ショットキー接合を形成する接合部１１が設けられてい
る。接合部１１上にはＡｕのＴ型ゲート電極４が、その
Ｔ型の脚に相当する部分を接合部１１の表面に接するよ
うに設けられている。
に係る半導体装置の第３の実施例について説明する。図
１０にＴ型ゲートＦＥＴ３００の断面図を示す。図１０
において、半絶縁性ＧａＡｓ基板１の主面上に活性層で
あるＮ型ＧａＡｓ層２が形成され、Ｎ型ＧａＡｓ層２の
表面に設けられたリセス２ａには、ＷＳｉで構成され、
ショットキー接合を形成する接合部１１が設けられてい
る。接合部１１上にはＡｕのＴ型ゲート電極４が、その
Ｔ型の脚に相当する部分を接合部１１の表面に接するよ
うに設けられている。
【００４７】さらに、Ｎ型ＧａＡｓ層２の表面には、リ
セス２ａから離れた位置に、リセス２ａを挟んで互いに
対向するようにＡｕＧｅ／Ｎｉ／Ａｕで構成されるソー
ス電極５およびドレイン電極６が形成されている。
セス２ａから離れた位置に、リセス２ａを挟んで互いに
対向するようにＡｕＧｅ／Ｎｉ／Ａｕで構成されるソー
ス電極５およびドレイン電極６が形成されている。
【００４８】次にリセス構造を有するＴ型ゲートＦＥＴ
３００の製造方法を、工程を示した断面図である図１１
〜図１４を用いて工程順に説明する。図１１に示すよう
に、開口部を有するＳｉＯ膜７をエッチングマスクとし
てＮ型ＧａＡｓ層２をエッチングし、リセス２ａを形成
する工程は図１６を用いて説明した従来のＴ型ゲートＦ
ＥＴ９０の製造工程と同様であるので重複する説明は省
略する。
３００の製造方法を、工程を示した断面図である図１１
〜図１４を用いて工程順に説明する。図１１に示すよう
に、開口部を有するＳｉＯ膜７をエッチングマスクとし
てＮ型ＧａＡｓ層２をエッチングし、リセス２ａを形成
する工程は図１６を用いて説明した従来のＴ型ゲートＦ
ＥＴ９０の製造工程と同様であるので重複する説明は省
略する。
【００４９】次に、図１２に示す工程において、ＳｉＯ
膜７およびリセス２ａの表面にかけて、スパッタ法によ
りＷＳｉ層３１およびＡｕ層４１を順に形成する。
膜７およびリセス２ａの表面にかけて、スパッタ法によ
りＷＳｉ層３１およびＡｕ層４１を順に形成する。
【００５０】次に、図１３に示す工程において、ドライ
エッチングによりＷＳｉ層３１およびＡｕ層４１をＴ型
に加工して、Ｔ型ゲート電極３および４を形成する。
エッチングによりＷＳｉ層３１およびＡｕ層４１をＴ型
に加工して、Ｔ型ゲート電極３および４を形成する。
【００５１】次に、図１４に示す工程において、ＳｉＯ
膜７およびＷＳｉのＴ型ゲート電極３のうち係合部をＢ
ＨＦにより除去することにより、ＡｕのＴ型ゲート電極
４とＮ型ＧａＡｓ層２との接合部１１が残る。
膜７およびＷＳｉのＴ型ゲート電極３のうち係合部をＢ
ＨＦにより除去することにより、ＡｕのＴ型ゲート電極
４とＮ型ＧａＡｓ層２との接合部１１が残る。
【００５２】最後に、Ｎ型ＧａＡｓ層２の主面上に蒸着
によりＡｕＧｅ／Ｎｉ／Ａｕで構成されるソース電極５
およびドレイン電極６を形成することにより、図１０に
示す半導体装置を得ることができる。
によりＡｕＧｅ／Ｎｉ／Ａｕで構成されるソース電極５
およびドレイン電極６を形成することにより、図１０に
示す半導体装置を得ることができる。
【００５３】以上説明したように、本発明によればサイ
ドウォールプロセスを用いることなく、Ｔ型ゲート電極
３の係合部膜厚を制御して形成することによってリセス
内に従来のサイドウォールプロセスのみを用いた方法よ
りも微細なゲート電極を形成することが可能となる。
ドウォールプロセスを用いることなく、Ｔ型ゲート電極
３の係合部膜厚を制御して形成することによってリセス
内に従来のサイドウォールプロセスのみを用いた方法よ
りも微細なゲート電極を形成することが可能となる。
【００５４】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、Ｔ型ゲート電極の脚部が、当該脚部の断面幅
とほぼ同じ断面幅を有し、材質の異なる接合部を介して
リセスに接続されているので、Ｔ型ゲート電極の電極長
は当該Ｔ型ゲート電極の脚部の断面幅のみで定まり、Ｔ
型ゲート電極の電極長を従来よりも短縮でき、超高周波
帯で高利得を得ることが可能な半導体装置が得られる。
によれば、Ｔ型ゲート電極の脚部が、当該脚部の断面幅
とほぼ同じ断面幅を有し、材質の異なる接合部を介して
リセスに接続されているので、Ｔ型ゲート電極の電極長
は当該Ｔ型ゲート電極の脚部の断面幅のみで定まり、Ｔ
型ゲート電極の電極長を従来よりも短縮でき、超高周波
帯で高利得を得ることが可能な半導体装置が得られる。
【００５５】本発明に係る請求項２記載の半導体装置に
よれば、請求項１記載の半導体装置におけるリセスを断
面幅が比較的広い第１のリセスとし、第１のリセスに連
続して断面幅が比較的狭い第２のリセスが設けられた２
段リセスにおいても、Ｔ型ゲート電極の電極長は当該Ｔ
型ゲート電極の脚部の断面幅で定まり、Ｔ型ゲート電極
の電極長を従来よりも短縮でき、超高周波帯で高利得を
得ることが可能な半導体装置が得られる。
よれば、請求項１記載の半導体装置におけるリセスを断
面幅が比較的広い第１のリセスとし、第１のリセスに連
続して断面幅が比較的狭い第２のリセスが設けられた２
段リセスにおいても、Ｔ型ゲート電極の電極長は当該Ｔ
型ゲート電極の脚部の断面幅で定まり、Ｔ型ゲート電極
の電極長を従来よりも短縮でき、超高周波帯で高利得を
得ることが可能な半導体装置が得られる。
【００５６】本発明に係る請求項３記載の半導体装置の
製造方法によれば、第２の金属層に係合する第１の金属
層が除去されＴ型ゲート電極の電極長が当該Ｔ型ゲート
電極の脚部の断面幅で定まるので、Ｔ型ゲート電極の脚
部の断面幅が側壁間隔よりも少なくとも第２の金属層に
係合する第１の金属層の厚さ分だけ短くでき、側壁間隔
でＴ型ゲート電極の電極長が定まる場合に比べて、電極
長が短縮された半導体装置を得ることができる。また、
第１の金属層の厚さを制御することで脚部の断面幅を制
御できるので、電極長をさらに短縮した半導体装置を得
ることができる。
製造方法によれば、第２の金属層に係合する第１の金属
層が除去されＴ型ゲート電極の電極長が当該Ｔ型ゲート
電極の脚部の断面幅で定まるので、Ｔ型ゲート電極の脚
部の断面幅が側壁間隔よりも少なくとも第２の金属層に
係合する第１の金属層の厚さ分だけ短くでき、側壁間隔
でＴ型ゲート電極の電極長が定まる場合に比べて、電極
長が短縮された半導体装置を得ることができる。また、
第１の金属層の厚さを制御することで脚部の断面幅を制
御できるので、電極長をさらに短縮した半導体装置を得
ることができる。
【００５７】本発明に係る請求項４記載の半導体装置の
製造方法によれば、Ｔ型ゲート電極の電極長が当該Ｔ型
ゲート電極の脚部の断面幅で定まり、電極長が従来より
も短縮されたＴ型ゲート電極を２段リセスに形成した半
導体装置を得ることができる。
製造方法によれば、Ｔ型ゲート電極の電極長が当該Ｔ型
ゲート電極の脚部の断面幅で定まり、電極長が従来より
も短縮されたＴ型ゲート電極を２段リセスに形成した半
導体装置を得ることができる。
【００５８】本発明に係る請求項５記載の半導体装置の
製造方法によれば、ＷＳｉで形成された第１の金属層の
うち、活性層と第２の金属層の脚部との接合部は緩衝フ
ッ酸に対する溶解度が比較的小さく、それ以外では溶解
度が比較的大きいので、接合部のみを残すことが容易に
でき、電極長を短縮した半導体装置の製造に適してい
る。
製造方法によれば、ＷＳｉで形成された第１の金属層の
うち、活性層と第２の金属層の脚部との接合部は緩衝フ
ッ酸に対する溶解度が比較的小さく、それ以外では溶解
度が比較的大きいので、接合部のみを残すことが容易に
でき、電極長を短縮した半導体装置の製造に適してい
る。
【００５９】本発明に係る請求項６記載の半導体装置の
製造方法によれば、第２の金属層に係合する第１の金属
層が除去されＴ型ゲート電極の電極長が当該Ｔ型ゲート
電極の脚部の断面幅で定まるので、Ｔ型ゲート電極の脚
部の断面幅がリセス幅よりも少なくとも第２の金属層に
係合する第１の金属層の厚さ分だけ短くでき、リセス幅
でＴ型ゲート電極の電極長が定まる場合に比べて、電極
長が短縮された半導体装置を得ることができる。また、
第１の金属層の厚さを制御することで脚部の断面幅を制
御できるので、電極長をさらに短縮した半導体装置を得
ることができる。
製造方法によれば、第２の金属層に係合する第１の金属
層が除去されＴ型ゲート電極の電極長が当該Ｔ型ゲート
電極の脚部の断面幅で定まるので、Ｔ型ゲート電極の脚
部の断面幅がリセス幅よりも少なくとも第２の金属層に
係合する第１の金属層の厚さ分だけ短くでき、リセス幅
でＴ型ゲート電極の電極長が定まる場合に比べて、電極
長が短縮された半導体装置を得ることができる。また、
第１の金属層の厚さを制御することで脚部の断面幅を制
御できるので、電極長をさらに短縮した半導体装置を得
ることができる。
【００６０】本発明に係る請求項７記載の半導体装置の
製造方法によれば、ＷＳｉで形成された第１の金属層の
うち、活性層と第２の金属層の脚部との接合部は緩衝フ
ッ酸に対する溶解度が比較的小さく、それ以外では溶解
度が比較的大きいので、接合部のみを残すことが容易に
でき、電極長を短縮した半導体装置の製造に適してい
る。
製造方法によれば、ＷＳｉで形成された第１の金属層の
うち、活性層と第２の金属層の脚部との接合部は緩衝フ
ッ酸に対する溶解度が比較的小さく、それ以外では溶解
度が比較的大きいので、接合部のみを残すことが容易に
でき、電極長を短縮した半導体装置の製造に適してい
る。
【図１】 本発明に係る半導体装置の第１の実施例を示
す断面図である。
す断面図である。
【図２】 本発明に係る半導体装置の第１の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】 本発明に係る半導体装置の第１の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】 本発明に係る半導体装置の第２の実施例を示
す断面図である。
す断面図である。
【図５】 本発明に係る半導体装置の第２の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】 本発明に係る半導体装置の第２の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図７】 本発明に係る半導体装置の第２の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】 本発明に係る半導体装置の第２の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図９】 本発明に係る半導体装置の第２の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１０】 本発明に係る半導体装置の第３の実施例を
示す断面図である。
示す断面図である。
【図１１】 本発明に係る半導体装置の第３の実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１２】 本発明に係る半導体装置の第３の実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１３】 本発明に係る半導体装置の第３の実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１４】 本発明に係る半導体装置の第３の実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１５】 従来の半導体装置を示す断面図である。
【図１６】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図１７】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図１８】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図１９】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図２０】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図２１】 従来の半導体装置の製造工程を示す断面図
である。
である。
２ Ｎ型ＧａＡｓ層（活性層）、２ａ リセス、４ Ｔ
型ゲート電極、１０サイドウォール（側壁）、１１ 接
合部、２０ Ｎ型ＧａＡ層（活性層）、２０ａ ２段リ
セス、Ｒ１ 第１リセス、Ｒ２ 第２リセス。
型ゲート電極、１０サイドウォール（側壁）、１１ 接
合部、２０ Ｎ型ＧａＡ層（活性層）、２０ａ ２段リ
セス、Ｒ１ 第１リセス、Ｒ２ 第２リセス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｈ 29/872 Ｈ０１Ｌ 29/48 Ｓ
Claims (7)
- 【請求項１】 主面上にリセスを有する活性層と、水平
方向に延在する頭部と該頭部から垂直に延在する脚部と
で断面形状が実質的にＴ字型をなすＴ型ゲート電極とを
備えた半導体装置において、 前記Ｔ型ゲート電極の前記脚部は、前記脚部の断面幅と
ほぼ同じ断面幅を有し、活性層との間でショットキー接
合を形成する接合部を介して前記リセスに接続されたこ
とを特徴とする半導体装置。 - 【請求項２】 前記リセスは、断面幅が比較的広い第１
のリセスと、断面幅が比較的狭い第２のリセスとを有
し、前記第１のリセスに連続して前記第２のリセスが設
けられた２段リセスである請求項１記載の半導体装置。 - 【請求項３】 (a)半導体基板上に形成された活性層の
主面上に第１の絶縁層を形成する工程と、 (b)前記第１の絶縁層上にレジスト層を形成し、該レジ
スト層をマスクとして前記第１の絶縁層をエッチングし
て開口部を形成する工程と、 (c)前記第１の絶縁層をマスクとして、前記開口部に対
応して前記活性層にリセスを形成する工程と、 (d)前記レジスト層を除去した後、全面に第２の絶縁層
を形成する工程と、 (e)前記開口部および前記リセスの側面以外の前記第２
の絶縁層を除去して、前記開口部および前記リセスの側
面に前記第２の絶縁層からなる側壁を形成する工程と、 (f)全面に第１の金属層およびゲート電極となる第２の
金属層を順に形成する工程と、 (g)前記第１および第２の金属層の所定部分を除去し
て、前記第１および第２の金属層を、水平方向に延在す
る頭部と該頭部から垂直に延在する脚部とで実質的にＴ
字型をなす断面形状に形成する工程と、 (h)前記第１の絶縁層および前記側壁ならびに、前記活
性層と第２の金属層の脚部との間に介在し前記活性層と
第２の金属層の脚部とを接合する接合部以外の前記第１
の金属層を除去する工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項４】 前記工程(c)によって形成されたリセス
を断面幅が比較的広い第１のリセスとし、 前記第２の絶縁層からなる側壁をマスクとして、前記第
１のリセスに連続して断面幅が比較的狭い第２のリセス
を設け２段リセスを形成する工程をさらに備える請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記工程(f)は、前記第１の金属層をＷ
Ｓｉで形成し、前記第２の金属層をＡｕで形成する工程
を含み、 前記工程(h)は、前記活性層と第２の金属層の脚部との
接合部以外の前記第１の金属層を緩衝フッ酸を用いてエ
ッチングする工程を含む請求項３または請求項４記載の
半導体装置の製造方法。 - 【請求項６】 (a)半導体基板上に形成された活性層の
主面上に絶縁層を形成する工程と、 (b)前記絶縁層上にレジスト層を形成し、該レジスト層
をマスクとして前記絶縁層をエッチングして開口部を形
成する工程と、 (c)前記絶縁層をマスクとして、前記開口部に対応して
前記活性層にリセスを形成する工程と、 (d)全面に第１の金属層およびゲート電極となる第２の
金属層を順に形成する工程と、 (e)前記第１および第２の金属層の所定部分を除去し
て、前記第１および第２の金属層を、水平方向に延在す
る頭部と該頭部から垂直に延在する脚部とで実質的にＴ
字型をなす断面形状に形成する工程と、 (f)前記絶縁層および、前記活性層と第２の金属層の脚
部との間に介在し、前記活性層と第２の金属層の脚部と
を接合する接合部以外の前記第１の金属層を除去する工
程とを備えることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記工程(d)は、前記第１の金属層をＷ
Ｓｉで形成し、前記第２の金属層をＡｕで形成する工程
を含み、 前記工程(f)は、前記活性層と第２の金属層の脚部との
接合部以外の前記第１の金属層を緩衝フッ酸を用いてエ
ッチングする工程を含む請求項６記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20357194A JPH0870012A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20357194A JPH0870012A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870012A true JPH0870012A (ja) | 1996-03-12 |
Family
ID=16476334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20357194A Pending JPH0870012A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100555A (en) * | 1998-11-02 | 2000-08-08 | Nec Corporation | Semiconductor device having a photosensitive organic film, and process for producing the same |
-
1994
- 1994-08-29 JP JP20357194A patent/JPH0870012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100555A (en) * | 1998-11-02 | 2000-08-08 | Nec Corporation | Semiconductor device having a photosensitive organic film, and process for producing the same |
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