JP2884621B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2884621B2 JP2884621B2 JP1247483A JP24748389A JP2884621B2 JP 2884621 B2 JP2884621 B2 JP 2884621B2 JP 1247483 A JP1247483 A JP 1247483A JP 24748389 A JP24748389 A JP 24748389A JP 2884621 B2 JP2884621 B2 JP 2884621B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法の改良に関するもの
である。
である。
第３図は従来の多段リセス構造を有する半導体装置の
製造方法についての工程別断面図であり、図において
（１）はガリウムヒ素等からなる半導体基板、（２）は
半導体基板（１）上に形成された半導体活性層、
（３），（４）は半導体活性層（２）上に形成されたド
レイン電極とソース電極、（６）は窒化ケイ素等の絶縁
膜からなるスペーサ層、（７）はスペーサ層（６）上に
積層されたフオトレジスト層、（８）は半導体活性層
（２）上に形成されたゲート領域凹部（以下リセス領域
と称する）、（9a）はゲート電極、（9b）はゲート電極
金属である。
製造方法についての工程別断面図であり、図において
（１）はガリウムヒ素等からなる半導体基板、（２）は
半導体基板（１）上に形成された半導体活性層、
（３），（４）は半導体活性層（２）上に形成されたド
レイン電極とソース電極、（６）は窒化ケイ素等の絶縁
膜からなるスペーサ層、（７）はスペーサ層（６）上に
積層されたフオトレジスト層、（８）は半導体活性層
（２）上に形成されたゲート領域凹部（以下リセス領域
と称する）、（9a）はゲート電極、（9b）はゲート電極
金属である。
次に第３図（Ａ）〜（Ｇ）の多段リセス構造を有する
従来の半導体装置の製造方法について説明する。
従来の半導体装置の製造方法について説明する。
まず、第３図（Ａ）に示すように半導体基板（１）上
において形成された半導体活性層（２）上にドレイン電
極（８）およびソース電極（４）を形成した後に全面ス
ペーサ層（６），フオトレジスト層（７）を順次積層す
る。次いで第３図（Ｂ）に示すように、写真製板により
レジスト層（７）にゲートパターニングのための開孔部
を形成し、スペーサ層（６）を反応性イオンエツチング
（以下、RIEと略す）等の異方性ドライエツチングによ
り選択的にエツチング除去する。次に第３図（Ｃ）に示
すようにスペーサ層（６）をマスクとして半導体活性層
（２）を等方性のウエツトエツチングによりエツチング
し、第１のリセス領域（８）を形成する。次に第３図
（Ｄ）に示すように、スペーサ層（６）を所望の量だけ
サイドエツチングした後、第３図（Ｅ）に示すように再
度半導体活性層（２）をエツチングしリセス領域（８）
を広げ、段部を形成して多段リセス領域（８）を完成さ
せる。次に第３図（Ｆ）に示すように、全面にゲート電
極金属（9b）を真空蒸着法等により積層する。次いでリ
フトオフ法によりレジスト層（７）上の不要のゲート電
極金属（9b）を除去し、リセス領域（８）内にゲート電
極（9a）を形成して第３図（Ｇ）のごとく半導体装置が
完成する。
において形成された半導体活性層（２）上にドレイン電
極（８）およびソース電極（４）を形成した後に全面ス
ペーサ層（６），フオトレジスト層（７）を順次積層す
る。次いで第３図（Ｂ）に示すように、写真製板により
レジスト層（７）にゲートパターニングのための開孔部
を形成し、スペーサ層（６）を反応性イオンエツチング
（以下、RIEと略す）等の異方性ドライエツチングによ
り選択的にエツチング除去する。次に第３図（Ｃ）に示
すようにスペーサ層（６）をマスクとして半導体活性層
（２）を等方性のウエツトエツチングによりエツチング
し、第１のリセス領域（８）を形成する。次に第３図
（Ｄ）に示すように、スペーサ層（６）を所望の量だけ
サイドエツチングした後、第３図（Ｅ）に示すように再
度半導体活性層（２）をエツチングしリセス領域（８）
を広げ、段部を形成して多段リセス領域（８）を完成さ
せる。次に第３図（Ｆ）に示すように、全面にゲート電
極金属（9b）を真空蒸着法等により積層する。次いでリ
フトオフ法によりレジスト層（７）上の不要のゲート電
極金属（9b）を除去し、リセス領域（８）内にゲート電
極（9a）を形成して第３図（Ｇ）のごとく半導体装置が
完成する。
従来の多段リセス構造を有する半導体装置は上記のよ
うな方法で製造されるが、次のような問題点がある。
うな方法で製造されるが、次のような問題点がある。
（１）スペーサ層をサイドエツチングする際、スペーサ
層の膜質の変化や活性層との付着力のちがいにより、エ
ツチング量の制御が困難なためサイドエツチングの量が
ばらつき、そのためリセス形状が不均一になり形状に起
因する素子の特性がばらつき、ひいては素子の高周波特
性が劣化する。
層の膜質の変化や活性層との付着力のちがいにより、エ
ツチング量の制御が困難なためサイドエツチングの量が
ばらつき、そのためリセス形状が不均一になり形状に起
因する素子の特性がばらつき、ひいては素子の高周波特
性が劣化する。
（２）多段リセス形成の際、活性層のエツチング量の制
御方法として、ドレイン電極のモニタ（以下電流調整と
称する）やエツチング時間による制御方法をとつている
ためエツチングの終点検出が難しく、エツチング量にば
らつきが生じ、そのためリセス形状が不均一となる。ま
た、リセス形状の再現性も良くないため、ドレイン電流
値や耐圧といつた素子の特性がばらつく要因となる。
御方法として、ドレイン電極のモニタ（以下電流調整と
称する）やエツチング時間による制御方法をとつている
ためエツチングの終点検出が難しく、エツチング量にば
らつきが生じ、そのためリセス形状が不均一となる。ま
た、リセス形状の再現性も良くないため、ドレイン電流
値や耐圧といつた素子の特性がばらつく要因となる。
この発明は上記のような問題点を解決するためになさ
れたもので、困難なスペーサのサイドエツチングや電流
調整をせずに多段リセスを形成することによつて、リセ
ス形状の均一性，再現性を高め、特性の安定した素子を
得られる半導体装置の製造方法を得ることを目的とす
る。
れたもので、困難なスペーサのサイドエツチングや電流
調整をせずに多段リセスを形成することによつて、リセ
ス形状の均一性，再現性を高め、特性の安定した素子を
得られる半導体装置の製造方法を得ることを目的とす
る。
この発明に係る半導体装置の製造方法は、半絶縁性半
導体基板上にエピにより半導体活性層を形成し、この半
導体活性層上にエッチングストッパ層、及び半導体活性
層と同一材料からなる半導体層を順次エピにより形成す
る第１の工程と、半導体層上に所定の開口を有するレジ
ストパターンを形成し、このレジストパターンをマスク
としてエッチングにより半導体層にエッチングストッパ
層の表面に達する第１の開口部を形成すると共にさらに
エッチングによりこのエッチングストッパ層に沿って第
１の開口部の内周を所定量拡大する第２の工程と、レジ
ストパターンをマスクとして、エッチングストッパ層に
半導体活性層に達する第２の開口部をエッチングにより
選択的に形成する第３の工程と、レジストパターンをマ
スクとして半導体活性層表面に接するゲートを形成する
第４の工程と、を備えたものである。
導体基板上にエピにより半導体活性層を形成し、この半
導体活性層上にエッチングストッパ層、及び半導体活性
層と同一材料からなる半導体層を順次エピにより形成す
る第１の工程と、半導体層上に所定の開口を有するレジ
ストパターンを形成し、このレジストパターンをマスク
としてエッチングにより半導体層にエッチングストッパ
層の表面に達する第１の開口部を形成すると共にさらに
エッチングによりこのエッチングストッパ層に沿って第
１の開口部の内周を所定量拡大する第２の工程と、レジ
ストパターンをマスクとして、エッチングストッパ層に
半導体活性層に達する第２の開口部をエッチングにより
選択的に形成する第３の工程と、レジストパターンをマ
スクとして半導体活性層表面に接するゲートを形成する
第４の工程と、を備えたものである。
また、半絶縁性半導体基板上にエピにより半導体活性
層を形成し、この半導体活性層上に、第１のエッチング
ストッパ層、半導体活性層と同一材料からなる第１の半
導体層、第２のエッチングストッパ層、及び半導体活性
層と同一材料からなる第２の半導体層を順次エピにより
形成する第１の工程と、第２の半導体層上に、所定の開
口を有するレジストパターンを形成し、このレジストパ
ターンをマスクとしてエッチングにより第２の半導体層
に第２のエッチングストッパ層の表面に達する第１の開
口部を形成する第２の工程と、レジストパターンをマス
クとして、第２のエッチングストッパ層に第１の半導体
層に達する第２の開口部をエッチングにより選択的に形
成する第３の工程と、レジストパターンをマスクとし
て、エッチングにより第１の半導体層に第１のエッチン
グストッパ層の表面に達する第３の開口部を形成する第
４の工程と、レジストパターンをマスクとして第１のエ
ッチングストッパ層上にゲートを形成する第５の工程
と、を備えたものである。
層を形成し、この半導体活性層上に、第１のエッチング
ストッパ層、半導体活性層と同一材料からなる第１の半
導体層、第２のエッチングストッパ層、及び半導体活性
層と同一材料からなる第２の半導体層を順次エピにより
形成する第１の工程と、第２の半導体層上に、所定の開
口を有するレジストパターンを形成し、このレジストパ
ターンをマスクとしてエッチングにより第２の半導体層
に第２のエッチングストッパ層の表面に達する第１の開
口部を形成する第２の工程と、レジストパターンをマス
クとして、第２のエッチングストッパ層に第１の半導体
層に達する第２の開口部をエッチングにより選択的に形
成する第３の工程と、レジストパターンをマスクとし
て、エッチングにより第１の半導体層に第１のエッチン
グストッパ層の表面に達する第３の開口部を形成する第
４の工程と、レジストパターンをマスクとして第１のエ
ッチングストッパ層上にゲートを形成する第５の工程
と、を備えたものである。
また、半絶縁性半導体基板上にエピにより半導体活性
層を形成し、この半導体活性層上に、エッチングストッ
パ層、及び半導体活性層と同一材料からなる半導体層そ
れぞれを順次交互にそれぞれ同数だけ複数繰り返してエ
ピにより積層し、これらエッチングストッパ層と半導体
層とを含む積層を形成する第１の工程と、この積層上
に、所定の開口を有するレジストパターンを形成し、こ
のレジストパターンをマスクとしてエッチングにより半
導体層のうち最上層の半導体層にこの半導体層と最も近
接する最上層のエッチングストッパ層の表面に達する第
１の開口部を形成し、次いでレジストパターンをマスク
として最上層のエッチングストッパ層にこの最上層のエ
ッチングストッパ層を介して最上層の半導体層と互いに
対向し最も近接した半導体層に達する第２の開口部をエ
ッチングにより選択的に形成し、さらに積層の残りの半
導体層とエッチングストッパ層とにレジストパターンを
マスクとして半導体層のエッチングとエッチングストッ
パ層のエッチングとを交互に繰り返すことにより半導体
活性層に最も近接したエッチングストッパ層表面に達す
るまでそれぞれ開口部を形成する第２の工程と、レジス
トパターンをマスクとして半導体活性層に最も近接した
エッチングストッパ層上にゲートを形成する第３の工程
と、を備えたものである。
層を形成し、この半導体活性層上に、エッチングストッ
パ層、及び半導体活性層と同一材料からなる半導体層そ
れぞれを順次交互にそれぞれ同数だけ複数繰り返してエ
ピにより積層し、これらエッチングストッパ層と半導体
層とを含む積層を形成する第１の工程と、この積層上
に、所定の開口を有するレジストパターンを形成し、こ
のレジストパターンをマスクとしてエッチングにより半
導体層のうち最上層の半導体層にこの半導体層と最も近
接する最上層のエッチングストッパ層の表面に達する第
１の開口部を形成し、次いでレジストパターンをマスク
として最上層のエッチングストッパ層にこの最上層のエ
ッチングストッパ層を介して最上層の半導体層と互いに
対向し最も近接した半導体層に達する第２の開口部をエ
ッチングにより選択的に形成し、さらに積層の残りの半
導体層とエッチングストッパ層とにレジストパターンを
マスクとして半導体層のエッチングとエッチングストッ
パ層のエッチングとを交互に繰り返すことにより半導体
活性層に最も近接したエッチングストッパ層表面に達す
るまでそれぞれ開口部を形成する第２の工程と、レジス
トパターンをマスクとして半導体活性層に最も近接した
エッチングストッパ層上にゲートを形成する第３の工程
と、を備えたものである。
この発明における半導体装置の製造方法は、半絶縁性
半導体基板上に半導体活性層、エッチングストッパ層、
及び半導体活性層と同一材料の半導体層、を順次エピに
より形成し、この半導体層上にレジストパターンを形成
し、このレジストパターンをマスクとしてエッチングに
より半導体層にエッチングストッパ層の表面に達する第
１の開口部を形成すると共にさらにエッチングストッパ
層に沿って第１の開口部の内周を所定量拡大し、同じレ
ジストパターンをマスクとしてエッチングストッパ層に
半導体活性層に達する第２の開口部をエッチングにより
選択的に形成し、さらに同じレジストパターンをマスク
として半導体活性層表面に接するゲートをも形成するの
で、半導体層を所定の厚さに形成するだけで、第１の開
口部の深さ方向及び幅方向のエッチングを制御性よく行
うことができるから形状のばらつきの少ないゲートリセ
スを形成することができる。
半導体基板上に半導体活性層、エッチングストッパ層、
及び半導体活性層と同一材料の半導体層、を順次エピに
より形成し、この半導体層上にレジストパターンを形成
し、このレジストパターンをマスクとしてエッチングに
より半導体層にエッチングストッパ層の表面に達する第
１の開口部を形成すると共にさらにエッチングストッパ
層に沿って第１の開口部の内周を所定量拡大し、同じレ
ジストパターンをマスクとしてエッチングストッパ層に
半導体活性層に達する第２の開口部をエッチングにより
選択的に形成し、さらに同じレジストパターンをマスク
として半導体活性層表面に接するゲートをも形成するの
で、半導体層を所定の厚さに形成するだけで、第１の開
口部の深さ方向及び幅方向のエッチングを制御性よく行
うことができるから形状のばらつきの少ないゲートリセ
スを形成することができる。
また、半絶縁性半導体基板上に半導体活性層、第１の
エッチングストッパ層、半導体活性層と同一材料からな
る第１の半導体層、第２のエッチングストッパ層、及び
半導体活性層と同一材料からなる第２の半導体層を順次
エピにより形成し、この第２の半導体層上に、レジスト
パターンを形成し、このレジストパターンをマスクとし
てエッチングにより第２の半導体層に第２のエッチング
ストッパ層の表面に達する第１の開口部、第２のエッチ
ングストッパ層に第１の半導体層に達する第２の開口部
を選択的に形成し、第１の半導体層に第１のエッチング
ストッパ層の表面に達する第３の開口部を形成し、次い
でエッチングにより第１の半導体層に第１のエッチング
ストッパ層の表面に達する第３のの開口部を形成し、さ
らに同じレジストパターンをマスクとして第１のエッチ
ングストッパ層上にゲートを形成するようにしたので、
第１、第２の半導体層の厚さを所定の厚さにしておくだ
けで、第１、第３の開口部の深さ方向及び幅方向のエッ
チングを制御性よく行うことができるから形状のばらつ
きの少ない２段ゲートリセスを形成することができる。
エッチングストッパ層、半導体活性層と同一材料からな
る第１の半導体層、第２のエッチングストッパ層、及び
半導体活性層と同一材料からなる第２の半導体層を順次
エピにより形成し、この第２の半導体層上に、レジスト
パターンを形成し、このレジストパターンをマスクとし
てエッチングにより第２の半導体層に第２のエッチング
ストッパ層の表面に達する第１の開口部、第２のエッチ
ングストッパ層に第１の半導体層に達する第２の開口部
を選択的に形成し、第１の半導体層に第１のエッチング
ストッパ層の表面に達する第３の開口部を形成し、次い
でエッチングにより第１の半導体層に第１のエッチング
ストッパ層の表面に達する第３のの開口部を形成し、さ
らに同じレジストパターンをマスクとして第１のエッチ
ングストッパ層上にゲートを形成するようにしたので、
第１、第２の半導体層の厚さを所定の厚さにしておくだ
けで、第１、第３の開口部の深さ方向及び幅方向のエッ
チングを制御性よく行うことができるから形状のばらつ
きの少ない２段ゲートリセスを形成することができる。
また、半絶縁性半導体基板上にエピにより半導体活性
層形成し、この上にエッチングストッパ層、及び半導体
活性層と同一材料からなる半導体層それぞれを順次交互
にそれぞれ同数だけ複数繰り返してエピにより積層し、
この積層上にレジストパターンを形成し、このレジスト
パターンをマスクとしてエッチングにより半導体層のう
ち最上層の半導体層にこの半導体層と最も近接する最上
層のエッチングストッパ層の表面に達する第１の開口部
を形成し、次いで最上層のエッチングストッパ層にこの
最上層のエッチングストッパ層を介して最上層の半導体
層と互いに対向し最も近接した半導体層に達する第２の
開口部を選択的に形成し、さらに積層の残りの半導体層
とエッチングストッパ層とに半導体層のエッチングとエ
ッチングストッパ層のエッチングとを交互に繰り返すこ
とにより半導体活性層に最も近接したエッチングストッ
パ層表面に達するまでそれぞれ開口部を形成し、同じレ
ジストパターンをマスクとして半導体活性層に最も近接
したエッチングストッパ層上にゲートを形成するように
したので、各半導体層の厚さを所定の厚さにするだけ
で、各半導体層に形成する開口部の深さ方向及び幅方向
のエッチングを制御性よく行うことができるから形状の
ばらつきの少ない多段ゲートリセスを形成することがで
きる。
層形成し、この上にエッチングストッパ層、及び半導体
活性層と同一材料からなる半導体層それぞれを順次交互
にそれぞれ同数だけ複数繰り返してエピにより積層し、
この積層上にレジストパターンを形成し、このレジスト
パターンをマスクとしてエッチングにより半導体層のう
ち最上層の半導体層にこの半導体層と最も近接する最上
層のエッチングストッパ層の表面に達する第１の開口部
を形成し、次いで最上層のエッチングストッパ層にこの
最上層のエッチングストッパ層を介して最上層の半導体
層と互いに対向し最も近接した半導体層に達する第２の
開口部を選択的に形成し、さらに積層の残りの半導体層
とエッチングストッパ層とに半導体層のエッチングとエ
ッチングストッパ層のエッチングとを交互に繰り返すこ
とにより半導体活性層に最も近接したエッチングストッ
パ層表面に達するまでそれぞれ開口部を形成し、同じレ
ジストパターンをマスクとして半導体活性層に最も近接
したエッチングストッパ層上にゲートを形成するように
したので、各半導体層の厚さを所定の厚さにするだけ
で、各半導体層に形成する開口部の深さ方向及び幅方向
のエッチングを制御性よく行うことができるから形状の
ばらつきの少ない多段ゲートリセスを形成することがで
きる。
この発明の一実施例を第１図について説明する。
第１図はこの発明の一実施例の多段リセス構造を有す
る半導体装置の製造方法についての工程別断面図であ
り、図において（１）〜（４）および（７）〜（９）は
従来例を示す第３図の各々の部分に対応する。しかし、
この実施例ではスペーサ層（６）がない。さらに、
（５）は半導体活性層（２）中の第２のリセス（８）の
深さに相当する位置に形成された、半導体活性層（２）
の材料の数十分の一以下のエツチング率が得られる半導
体材料（例えばGaAaの活性層なら、ストツパ層はAlGaAs
等）からなり、第１のリセスの深さと同じ厚さをもつス
トツパ層である。
る半導体装置の製造方法についての工程別断面図であ
り、図において（１）〜（４）および（７）〜（９）は
従来例を示す第３図の各々の部分に対応する。しかし、
この実施例ではスペーサ層（６）がない。さらに、
（５）は半導体活性層（２）中の第２のリセス（８）の
深さに相当する位置に形成された、半導体活性層（２）
の材料の数十分の一以下のエツチング率が得られる半導
体材料（例えばGaAaの活性層なら、ストツパ層はAlGaAs
等）からなり、第１のリセスの深さと同じ厚さをもつス
トツパ層である。
第１図（Ａ）において、半導体基板（１）上に形成さ
れた半導体活性層（２）中の第２のリセスの深さに相当
する位置にストツパ層（５）を積層し、半導体活性層
（２）上にドレイン電極（８）およびソース電極（４）
を形成した後全面にフオトレジスト層（７）を積層す
る。次に第１図（Ｂ）において、レジスト層（７）にゲ
ートパターニングのための開孔部を写真製版により形成
する。次に第１図（Ｃ）に示すように、ストツパ層
（５）の直上の活性層（２）をストツパ層（５）に達す
るまで等方性ウエツトエツチングによりエツチングす
る。次に第１図（Ｄ）においてさらにエツチングを進め
ると、半導体活性層（２）とストツパ層（５）とのエツ
チング選択比により、ストツパ層（５）はほとんどエツ
チングされずに横方向へのみエツチングが進行し幅が広
がる。次に第１図（Ｅ）において、レジスト層（７）を
マスクとして異方性ドライエツチングのRIEによりスト
ツパ層（５）を選択的にエツチング除去する。このよう
にして多段リセス領域（８）を完成する。次に第１図
（Ｆ）において、ゲート電極金属（9b）を全面に写真蒸
着法等により積層する。次いでレジスト層（７）上の不
要のゲート電極金属（9b）をリフトオフ法により除去
し、リセス領域（８）内にゲート電極（9a）を形成して
第１図（Ｇ）のごとく半導体装置が完成する。
れた半導体活性層（２）中の第２のリセスの深さに相当
する位置にストツパ層（５）を積層し、半導体活性層
（２）上にドレイン電極（８）およびソース電極（４）
を形成した後全面にフオトレジスト層（７）を積層す
る。次に第１図（Ｂ）において、レジスト層（７）にゲ
ートパターニングのための開孔部を写真製版により形成
する。次に第１図（Ｃ）に示すように、ストツパ層
（５）の直上の活性層（２）をストツパ層（５）に達す
るまで等方性ウエツトエツチングによりエツチングす
る。次に第１図（Ｄ）においてさらにエツチングを進め
ると、半導体活性層（２）とストツパ層（５）とのエツ
チング選択比により、ストツパ層（５）はほとんどエツ
チングされずに横方向へのみエツチングが進行し幅が広
がる。次に第１図（Ｅ）において、レジスト層（７）を
マスクとして異方性ドライエツチングのRIEによりスト
ツパ層（５）を選択的にエツチング除去する。このよう
にして多段リセス領域（８）を完成する。次に第１図
（Ｆ）において、ゲート電極金属（9b）を全面に写真蒸
着法等により積層する。次いでレジスト層（７）上の不
要のゲート電極金属（9b）をリフトオフ法により除去
し、リセス領域（８）内にゲート電極（9a）を形成して
第１図（Ｇ）のごとく半導体装置が完成する。
次にこの発明の他の実施例について説明する。
第２図はこの発明の他の実施例の多段リセス構造を有
する半導体装置の製造方法についての工程別断面図であ
り、図において、（１）〜（５），（７）〜（９）はこ
の発明の一実施例を示す第１図の各々の部分に対応する
が、この実施例では第２のリセスの深さに相当する位置
には例えばAlの組成比が30％以上のAlGaAsからなるスト
ツパ層、第１のリセスの深さに相当する位置にはAlの組
成比が30％程度のAlGaAsからなるストツパ層が設けられ
ている。
する半導体装置の製造方法についての工程別断面図であ
り、図において、（１）〜（５），（７）〜（９）はこ
の発明の一実施例を示す第１図の各々の部分に対応する
が、この実施例では第２のリセスの深さに相当する位置
には例えばAlの組成比が30％以上のAlGaAsからなるスト
ツパ層、第１のリセスの深さに相当する位置にはAlの組
成比が30％程度のAlGaAsからなるストツパ層が設けられ
ている。
第２図（Ａ）において、半導体基板（１）上に形成さ
れた半導体活性層（２）中の第２のリセスの深さに相当
する位置にストツパ層（5a）を、第１リセスの深さに相
当する位置にストツパ層（5b）を積層し、半導体活性層
（２）上にドレイン電極（３）およびソース電極（４）
を形成した後全面にフオトレジスト層（７）を積層す
る。次に第２図（Ｂ）に示すように、レジスト層（７）
にゲートパターニングのための開孔部を写真製版により
形成する。次に第２図（Ｃ）に示すように、ストツパ層
（5a）の直上の半導体活性層（２）をストツパ層（5a）
に達するまで等方性ウエツトエツチングによりエツチン
グする。次に第１図（Ｄ）に示すように、さらにエツチ
ングを進めると、半導体活性層（２）とストツパ層（5
a）のエツチング選択比によりストツパ層（５）はほと
んどエツチングされずに横方向へのみエツチングが進行
し幅が広がる。次に第２図（Ｅ）において、レジスト層
（７）をマスクとしてRIEによりストツパ層（5a）を選
択的にエツチング除去する。次に第２図（Ｆ）に示すよ
うに、再度ウエツトエツチングにより半導体活性層
（２）をストツパ層（5b）に達するまでエツチングす
る。これによりRIEによるダメージを除去することがで
きる。また、オーバーエツチングを施すことにより幅を
広げる。このようにして多段リセス領域（８）が完成す
る。次に第２図（Ｇ）に示すように真空蒸着法等により
全面にゲート電極金属（9b）を積層する。次いで、レジ
スト層（７）上の不要のゲート電極金属（9b）をリフト
オフ法により除去し、リセス領域（８）内にゲート電極
（9a）を形成して第２図（Ｈ）のごとく半導体装置が完
成する。
れた半導体活性層（２）中の第２のリセスの深さに相当
する位置にストツパ層（5a）を、第１リセスの深さに相
当する位置にストツパ層（5b）を積層し、半導体活性層
（２）上にドレイン電極（３）およびソース電極（４）
を形成した後全面にフオトレジスト層（７）を積層す
る。次に第２図（Ｂ）に示すように、レジスト層（７）
にゲートパターニングのための開孔部を写真製版により
形成する。次に第２図（Ｃ）に示すように、ストツパ層
（5a）の直上の半導体活性層（２）をストツパ層（5a）
に達するまで等方性ウエツトエツチングによりエツチン
グする。次に第１図（Ｄ）に示すように、さらにエツチ
ングを進めると、半導体活性層（２）とストツパ層（5
a）のエツチング選択比によりストツパ層（５）はほと
んどエツチングされずに横方向へのみエツチングが進行
し幅が広がる。次に第２図（Ｅ）において、レジスト層
（７）をマスクとしてRIEによりストツパ層（5a）を選
択的にエツチング除去する。次に第２図（Ｆ）に示すよ
うに、再度ウエツトエツチングにより半導体活性層
（２）をストツパ層（5b）に達するまでエツチングす
る。これによりRIEによるダメージを除去することがで
きる。また、オーバーエツチングを施すことにより幅を
広げる。このようにして多段リセス領域（８）が完成す
る。次に第２図（Ｇ）に示すように真空蒸着法等により
全面にゲート電極金属（9b）を積層する。次いで、レジ
スト層（７）上の不要のゲート電極金属（9b）をリフト
オフ法により除去し、リセス領域（８）内にゲート電極
（9a）を形成して第２図（Ｈ）のごとく半導体装置が完
成する。
なお、ストツパ層が３層以上の場合もこれに準じて多
段リセス構造を形成することができる。
段リセス構造を形成することができる。
上記のように、この発明によれば、多段リセスを形成
するために困難なスペーサ層のサイドエツチングや電流
調整等をしなくてもよいため、１段、２段、及び多段リ
セスの形成のためのエツチングを制御性良く行なうこと
ができ、リセス形状は均一で再現性も高まるので、素子
の特性を改善することができ、性能の安定した素子を得
ることができる。
するために困難なスペーサ層のサイドエツチングや電流
調整等をしなくてもよいため、１段、２段、及び多段リ
セスの形成のためのエツチングを制御性良く行なうこと
ができ、リセス形状は均一で再現性も高まるので、素子
の特性を改善することができ、性能の安定した素子を得
ることができる。
第１図は、この発明の一実施例による多段リセス構造を
有する半導体装置の製造方法を示す工程別断面図、第２
図は、この発明の一実施例による多段リセス構造を有す
る半導体装置の製造方法を示す工程別断面図、第３図
は、従来の多段リセス構造を有する半導体装置の製造方
法を示す工程別断面図である。 図において、（１）は半導体基板、（２）は半導体活性
層、（５）はストツパ層、（６）はスペーサ層、（７）
はフオトレジスト層、（８）はリセス領域、（９）はゲ
ート電極またはゲート電極金属である。 なお、各図中の同一符号は同一、または相当部分を示
す。
有する半導体装置の製造方法を示す工程別断面図、第２
図は、この発明の一実施例による多段リセス構造を有す
る半導体装置の製造方法を示す工程別断面図、第３図
は、従来の多段リセス構造を有する半導体装置の製造方
法を示す工程別断面図である。 図において、（１）は半導体基板、（２）は半導体活性
層、（５）はストツパ層、（６）はスペーサ層、（７）
はフオトレジスト層、（８）はリセス領域、（９）はゲ
ート電極またはゲート電極金属である。 なお、各図中の同一符号は同一、または相当部分を示
す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】半絶縁性半導体基板上にエピタキシャル成
長（以下エピと称す）により半導体活性層を形成し、こ
の半導体活性層上にエッチングストッパ層、及び前記半
導体活性層と同一材料からなる半導体層を順次エピによ
り形成する第１の工程と、 前記半導体層上に所定の開口を有するレジストパターン
を形成し、このレジストパターンをマスクとしてエッチ
ングにより前記半導体層に前記エッチングストッパ層の
表面に達する第１の開口部を形成すると共にさらにエッ
チングによりこのエッチングストッパ層に沿って前記第
１の開口部の内周を所定量拡大する第２の工程と、 前記レジストパターンをマスクとして、前記エッチング
ストッパ層に前記半導体活性層に達する第２の開口部を
エッチングにより選択的に形成する第３の工程と、 前記レジストパターンをマスクとして前記半導体活性層
表面に接するゲートを形成する第４の工程と、 を備えた半導体装置の製造方法。 - 【請求項２】半絶縁性半導体基板上にエピにより半導体
活性層を形成し、この半導体活性層上に、第１のエッチ
ングストッパ層、前記半導体活性層と同一材料からなる
第１の半導体層、第２のエッチングストッパ層、及び前
記半導体活性層と同一材料からなる第２の半導体層を順
次エピにより形成する第１の工程と、 前記第２の半導体層上に、所定の開口を有するレジスト
パターンを形成し、このレジストパターンをマスクとし
てエッチングにより前記第２の半導体層に前記第２のエ
ッチングストッパ層の表面に達する第１の開口部を形成
する第２の工程と、 前記レジストパターンをマスクとして、前記第２のエッ
チングストッパ層に前記第１の半導体層に達する第２の
開口部をエッチングにより選択的に形成する第３の工程
と、 前記レジストパターンをマスクとして、エッチングによ
り前記第１の半導体層に前記第１のエッチングストッパ
層の表面に達する第３の開口部を形成する第４の工程
と、 前記レジストパターンをマスクとして前記第１のエッチ
ングストッパ層上にゲートを形成する第５の工程と、 を備えた半導体装置の製造方法。 - 【請求項３】半絶縁性半導体基板上にエピにより半導体
活性層を形成し、この半導体活性層上に、エッチングス
トッパ層、及び前記半導体活性層と同一材料からなる半
導体層それぞれを順次交互にそれぞれ同数だけ複数繰り
返してエピにより積層し、これらエッチングストッパ層
と半導体層とを含む積層を形成する第１の工程と、 前記積層上に、所定の開口を有するレジストパターンを
形成し、このレジストパターンをマスクとしてエッチン
グにより前記半導体層のうち最上層の半導体層にこの半
導体層と最も近接する最上層のエッチングストッパ層の
表面に達する第１の開口部を形成し、次いで前記レジス
トパターンをマスクとして前記最上層のエッチングスト
ッパ層にこの最上層のエッチングストッパ層を介して前
記最上層の半導体層と互いに対向し最も近接した半導体
層に達する第２の開口部をエッチングにより選択的に形
成し、さらに前記積層の残りの半導体層とエッチングス
トッパ層とに前記レジストパターンをマスクとして半導
体層のエッチングとエッチングストッパ層のエッチング
とを交互に繰り返すことにより前記半導体活性層に最も
近接したエッチングストッパ層表面に達するまでそれぞ
れ開口を形成する第２の工程と、 前記レジストパターンをマスクとして前記半導体活性層
に最も近接したエッチングストッパ層上にゲートを形成
する第３の工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247483A JP2884621B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247483A JP2884621B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108344A JPH03108344A (ja) | 1991-05-08 |
| JP2884621B2 true JP2884621B2 (ja) | 1999-04-19 |
Family
ID=17164135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247483A Expired - Lifetime JP2884621B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884621B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2985456B2 (ja) * | 1991-12-19 | 1999-11-29 | 日本電気株式会社 | 電界効果トランジスタ |
-
1989
- 1989-09-21 JP JP1247483A patent/JP2884621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108344A (ja) | 1991-05-08 |
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