JPS62247573A - シヨツトキ障壁ゲ−ト電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、化合物半導体を用いたショットキ障壁ゲー
ト電界効果トランジスタの製造方法に関するものである
。

〔従来の技術〕

従来の高融点導電材料をゲートＴｈ極として使用して、
ソース・ドレイン領域をセルフ・アラインに形成するシ
ョットキ障壁ゲーｌ−電界効果ｌ・ランジスタ　（以下
略してＭＥＳＦＥＴと記す）の典型的な素子構造を第２
図から第５図に示す。

第２図はゲート電極として半絶縁性ＧａＡｓ基板（以下
単に基板という）１表面と接触ずろ高融点導電材料から
なる多層膜（単−多Ｊ：″！ｉ膜を含む。以下ゲート電
極ともいう）２を用いたＭＥＳＦＥＴ構造である。

第３図（ａ）、（ｂ）はゲート電極としての多層膜２上
に、ゲート電極加工時に多層膜２よりサイドエツチング
が少ない導電材料膜３を成膜してＴ型ゲートを形成する
作製プロセスである。

第４図（ａ）、（ｂ）はゲート電極２を加工後、絶縁膜
４で表面を覆う工程を有する作製プロセスである。

第５図（ｎ）、　（ｂ）は第４図に示した作製プロセス
後に、ゲート側壁に絶縁膜４′が残るようにソース・ド
レイン領域上の絶縁膜４をエツチング除去する工程を有
する作製プロセスである。

第２図から第５図に示した作製プロセスの直後に、ソー
ス・ドレイン領域のイオン注入を行い、セルフ・壬うイ
ノにソース・ドレイン領域を形成して作製するＦＥＴ　
（耐熱性ゲートセルフ・アラインＦＥＴ）の作製プロセ
スは、通常、基板１上に比較的低濃度のｎ型溝ｆｆｉ層
５を形成し、その後、基板１上に高融点導電材料からな
る多層膜２を成膜してゲート電極形状の加工を行う。第
２図に示す作製プロセスでは、ゲート電極２をそのまま
マスクとして比較的高濃度のｎ型不純物のイオン注入（
以下ｎ＋注入という）を行い、ソース・ドレイン用のｎ
＋層６を形成する。

第３図から第５図に示す作製プロセスは、すへてゲート
電極２とｎ＋層６との分離を図るもので、第３図の場合
は、ゲート電極形状に前述の導電材料膜３が有り、レジ
メ１−９′をマスクとしてゲート電極２を加工後、Ｔ型
形状に成形された直後ｎ＋注入を行い、ｎ＋層６を形成
する。

第４図、第５図の場合は、それぞれ第２図の作製プロセ
スの最終状態の後に、絶縁膜４を成膜あろいはゲート電
極２端部、すなわちゲート側壁に絶縁膜４′を形成した
直後にｎ＋圧注入行い、ｎ＋層６を形成する。

ｎ＋圧注入より形成されたｎ　＋　ｌω６の活性化のた
めに、８００℃程度の熱処理を施してｎ＋層６を比較的
高濃度のｎ型導電層５とした後、その上にソース・ドレ
イン電極の形成を行うものである。

第２図の作製プロセスにおいては、ゲート領域とソース
・ドレイン領域が非常に近接して形成されるのでソース
抵抗が低減でき、相互コンダクタンスの増大が図れる利
点があること、さらに、作製プロセスが単純なので、Ｌ
ＳＩレベルでのＭＥＳＦＥＴ作製の際のウェハ内での不
拘−性２歩留りの点で有利である。

しかしながら、この構造ではゲート長約１μｍ以下での
Ｆ　Ｅ　’１’のしきい値電圧（ｖ、ｈ）の短チヤネル
効果が顕著となり、短ゲート長ＦＥＴのｖｔｈ制御性に
対し不都合である。この原因はｎ＋層６の熱処理時のゲ
ーＩ−電極２直下のｎ型導電Ｈ５に近接したｎ＋層６の
影響と考えられている。

第３図から第５図の作製プロセスにおいては、上述の■
、１．の短チヤネル効果を緩和するために、ゲー＋−Ｔ
ｉ電極とｎ　”　Ｎ　６との分離を前述の手段で図って
いる。

〔発明が解決しようとする問題点〕

従来構造のうち第２図に示す構造では、ｎ＋層６とゲー
ト電極２が非常に近接するために、ゲート長１μｍ以下
でのＦＥＴのｖ、ｈの短チヤネル効果が顕著となり、短
ゲート長ＦＥＴのｖ電り制御性に対し不都合である。こ
の欠点をなくすために、第３図から第５図に示す従来構
造では、ｎ＋層６とゲート電極２の分離が図られている
が、各々の構造特有の欠点を有している。すなわち、第
３図の従来構造では、ｎ＋注入直前のゲート　Ｗｉ極極
状状Ｔ型とするが、その時、ショットキ障壁を成す高融
点導電材料からなる多層膜２はサイドエツチングされて
ｎ＋層６とゲーＩ−電極２の分離が図られる。しかし、
このサイドエツチング量は、本来の縦方向のエツチング
に比し制御性、再現性に乏しく、高精度のｎ＋層６とゲ
ート電極２の分離には不都合である。

第４図の従来構造では、高融点導電材料によるゲート電
極２の加工後、このゲート電極２を含む基板１の表面全
体に絶縁膜４を形成してゲート側壁に絶縁膜４′を有す
る状態でイオン注入を行うが、ゲー）・側壁の絶縁膜４
′の厚みは絶縁膜４の成膜条件にのみほぼ規定されるの
で、第３図（ａ）。

（ｂ）の構造に比しｎ＋層６とゲート電極２の分離の制
御性はよい。しかし、ｎ１注入を絶縁膜４を通して行う
ために、注入エネルギーは比較的大となり、ｎ＋イオン
はｎチャネル方向にも散乱するので、上記分離の効果が
半減される可能性がある。

第５図の従来構造では、第４図の構造と同様に、ゲート
電極２を有する基板１表面全体に絶縁膜４を形成後、ゲ
ート側壁にのみ絶縁膜４′が残るような工・ソチング条
件で基板１表面上の絶縁膜４を除去してＩｌ＋注入を行
うが、ゲート側壁に残るべき絶縁膜４′のゲート長方向
の厚み、および形状は、上記エツチングにおけるサイド
エツチング制御となり、第３図（ａ）、（ｂ）の場合と
同様に、前記厚み、形状の制御性、再現性に乏しい可能
性がある。以上のような問題点を上記のそれぞれの従来
構造は有している。

この発明は、上記のような問題点を解消するためになさ
れたもので、ｎ＋層とゲート　Ｔｉ極の分離を図り、か
つその分離寸法の制御性、再現性の高いＭ　Ｅ　Ｓ　Ｆ
　Ｅ　’Ｉ’の製造方法を得ることを目的とする。

〔問題点を屏決するための手段〕

この発明に係るＭＥＳＦＥＴの製造方法は、半導体基板
表面にサイドエツチング量が上側の方が大きい異種の２
層の第１層、第２層絶縁膜を形成（７、上層となる第２
層絶縁）模が下層となる第１層絶縁膜に比し、よりサイ
ドエツチング量が大となる工・ソチング条件でＴ型形状
の開口部を設け、ゲート電極となる高融点導電材料から
なる多層膜をＴ型形状の開口部を含む全面に形成して、
ゲート電極領域の凹型のくぼみを有する多層膜上にレジ
ス）・ヲ埋め込み、その後、このレジストをマスクとし
て多層膜、第２絶縁膜、第１絶縁膜を同時に、異方性エ
ツチングして形成されたゲート電極領域をマスクとして
不純物のイオン注入を行う工程を含むものである。

〔作用〕

この発明における制御性２再現性の良好なｎ１后とゲー
ト？ｔ電極の分離法では、基板表面に形成される異種の
２層絶縁膜にＴ型形状の開口部を単一条件のエツチング
で形成し、所望のｎ１后間隔から決まる厚みのゲート電
極として高融点導電材料からなる多層膜をＴ型形状の開
口部に成膜し、このＴ型形状の開口部に成膜された凹型
くぼみを有する多層膜上にレジストを埋め込み、とのレ
ジストをマスクとして多Ｈ膜、第２Ｒ絶縁膜、第１ＨＪ
絶縁膜を、単一条件で異方性エツチングにより除去する
ことにより、ゲート電極部の多ＮＷ４上に埋め込まれた
レジスＩ・表面の横方同長とゲー）・長となる第１層絶
縁膜横方向加工長とで一意的にｎ＋層とゲート電極の分
離寸法が決定される。

〔実施例〕

この発明の一実施例を第１図（ａ）〜（ｅ）について説
明する。なお、これらの図において、第２図〜第５図と
同一符号は同一構成部分を示す。

第１に、第１図（ａ）に示すように、基板１の表面にｎ
型導電暦５を形成し、次に、ある反応性イオンエツチン
グ条件に対して被エツチング速度の異なる２種の絶縁膜
のうち、被エツチング速度の小なる絶縁膜を第１層絶縁
膜７として成膜し、続けて被エツチング速度の大なる絶
縁膜を第２像絶縁模８として成膜し、ゲー）・電極形成
領域のみに開ロバターンを有するレジストパターン９を
形成する。

第２に、第１図（ｂｌに示すように、レジストパターン
９をマスクにして反応性イオンエツチングにより第２層
絶縁膜８および第１層絶縁膜７の開口を行う。この際、
第１層絶縁膜７ば第２Ｍ絶縁１ＩＡ８に比し被エツチン
グ速度が小さいので、第１図（ｂ）のようにＴ型形状の
開口部となる。１０はケート・シフ９トキ接触部ＧａＡ
ｓ表面である。

第３に、第１図（ｃ）に示すように、レジストパターン
９を除去し、ゲート・ショットキ接触部ＧａＡｓ表面１
ｏに適当な表面処理を行った後、高融点導電材料からな
る多層膜（以下ゲート電極ともいう）２を形成する。

第４に、第１図（＋ｉ）に示すように、第１図（ｅ）の
状態で形成されているゲート電極形成領域の凹形のくぼ
みにレジスト１１を埋め込む（以下埋め込みレジストと
いう）。

第５に、第１図（ｅ）に示すように、埋め込みレジスト
１１をマスクにして反応性イオンエツチングにより高融
点導電材料からなる多層膜２．第２層絶縁膜８．第１Ｍ
絶縁膜７をエツチングしてゲート電極部の加工を行う。

この時、埋め込みレジスト１１の横方向寸法に比し多層
ｐＩＡ２および第１層絶縁膜７のサイドエツチング長が
十分小さくなるような反応性イオンエツチング条件を用
いる。

ソノ後、ゲート電極部をマスクにｎ＋圧注入行い、セル
フ・アラインにソース・ドレインのｎ　”　Ｐｉ　６を
形成する。

上記のようなゲー）・電極部形成プロセスにおいては、
ゲート電極２とｎ＋層６とが第１層絶縁膜７により分離
されるので、第１に、ゲート・ソース間あるいはゲート
・ドレイン間の容量が低減し、ＭＥＳＦＥＴの高周波応
答特性が向上し得ること、第２に、ゲートｆｌＸ極２と
ｎ“層６の近接に起因する短ゲーｊ・長（約１μｍ以下
）ＭＥＳＦＥＴのＶｔｈ短チャネル効果が緩和されるこ
と等の利点がある。

これら２点は、第３図、第５図に示した従来プロセスも
有しているが、この発明のプロセスでは、さらにゲート
長となるゲーＴ・・ンヨットキ接触部長およびゲート・
ｎ＋層分離幅の制御性が第３図あるいは第５図の従来の
プロセスに比し良好となる。その理由としては、第３図
、第５図の従来プロセスは多層膜２おＪ：びゲート側壁
に残る絶縁膜４′のサイドエツチング量の時間制御を伴
うが、この発明のプロセスでは、第１に、ゲート・ショ
クＩ・キ接触部長については第２Ｎ絶縁膜８．および第
１層絶縁膜７を横方向にエツチングして、ゲート・ショ
ットキ接触部ＧａＡｓ表面１ｏが露出した時点をエツチ
ング終点として検出すればよく、前記１７たサイドエツ
チング量の時間制御を伴わないということがあり、第２
に、ゲート・ｎ＋層分離幅については、埋め込みレジス
ト１１長で一意的にゲート電極２とｎ”ＪｅＪ６との間
隔は決まっており、エツチングは埋め込みレジス）・１
１のマスク外の多Ｗ！膜２．第１層絶縁膜７．第２層絶
縁膜８を除去後に、ソース・ドし・インオーミック接触
部Ｇ　ａＡ　ｓ表面が露出した時点を終点検出すればよ
く、これも上記と同様にサイドエツチング量の時間制御
を伴わないことがある。

さらに、第５図で示す従来プロセスで（よ、サイドエツ
チング時間制御は用いないが、ｎ←注入を絶縁ｒ！Ａ４
を通して行わなければならず、かなりの高エネルギー注
入を要するので、ｎ＋不純物イオンのチャネル方向散乱
も太き（なり、ゲート・ｎ＋層分離の効果が薄れる。こ
れに対し、この発明のプロセスでは、ｎ＋圧注入ＧａＡ
ｓ露出表面からベア注入するので低エネルギー注入が可
能であり、上記ゲート・ｎ＋層分離の効果を阻害しない
。

なお、上記実施例では、砒化ガリウム半導体について述
べたが、ＭＥＳＦＥＴ作製に際してはＩｎＰ等他の化合
物半導体を用いても、この発明を適用できる。

〔発明の効果〕

この発明は以上説明したとおり、ＭＳＥＦＥＴにおける
ゲート電極とｎ＋層を絶縁膜で分離したので、ゲート長
およびゲート・ｎ＋層分離幅の制御が安定化し、ＬＳＩ
レベルでの短ゲート長ＭＥＳＦＥＴ作製の際のＶｔｂ短
チャネル効果、ＦＥＴ形状寸法のばらつきに依存するウ
ニへ内、ロット間での均一性２歩留りの点で良好になる
効果がある。

【図面の簡単な説明】

第１図（ｆｌ）〜（ｅ、）はこの発明の一実施例を説明
するための主要工程におけるＭＳＥＦＥＴの概略断面図
、第２図、第３図（ａ）、　（ｂ）、第４図（ａ）。 （ｂ）、第５図（ａ）、（ｂ）は高融点導電材料をゲー
ト電極に用いた代表的な４種の従来型ＭＥＳＦＥＴを示
す概略断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は高融点導
電材料からなる多層膜、５はｎ型導電層、６はソース・
ドレイン用のｎ＋層、７は第１層絶縁膜、８は第２層絶
縁膜、１０はゲー）・・ショットキ接触部ＧａＡｓ表面
、１１はゲートパターン用のレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　（外２名）第１図 第２図 第３図 第４図 第５図 手続補正書（自発） ２、発明の名称　　　シヲットキ障壁ゲート電界効果ト
ランジスタの製造方法 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ５、補正の対象 明細四の特許請求の範囲の欄２発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１）　　明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第４頁１４行の１°ｎ型導電層５と」を、
「ｎ型導電層５に」と補正する。 （３）同じく第９頁１６〜１７行の「第２１９！絶縁膜
」を、［“第２層絶縁膜」と補正する。 （４）同じく第１２頁１８行の１第５図」を、「第４図
」と補正する。 （５）第１図（Ｃ１，（ｅ）、第３図（ａ）、第４図（
ｂ）、第５図（ｂ）をそれぞれ別紙のように補正する。 以　　上 ２、特許請求の範囲 ンヨノトキ障壁ゲート電界効果１〜ランジスタの製造方
法において、半導体基板表面にサイドエツチング量が上
側の方が大きい異種の２層絶縁膜を形成した後、ゲート
ｆ電極領域となる部分の前記２層絶縁膜をその断面形状
がＴ型になるように開口する工程、前記ゲート電極とし
てジヲットキ接触する高融点導電材料からなる多層膜を
形成した後、前記ゲート電極形成部分の前記多層膜の段
差にレジストを埋め込む工程、前記レジストとマスクと
して前記多層膜およびその下地である前記２層絶縁膜を
同時にエツチングして加工されるゲート電極領域の前記
２層絶縁膜のうち下層の絶縁膜を所定の盪互且久に形成
する工程、前記ゲート電極領域をマスクとして不純物の
イオン注入を行う工程とを含むことを特徴とするショッ
トキ障壁ゲート電界効果トランジスタの製造方法。 第１図 第３図（ａ） 第４図（ｂン 第５図（ｂ）

Claims (1)

【特許請求の範囲】
1. ショットキ障壁ゲート電界効果トランジスタの製造方法
   において、半導体基板表面にサイドエッチング量が上側
   の方が大きい異種の２層絶縁膜を形成した後、ゲート電
   極領域となる部分の前記２層絶縁膜をその断面形状がＴ
   型になるように開口する工程、前記ゲート電極としてシ
   ョットキ接触する高融点導電材料からなる多層膜を形成
   した後、前記ゲート電極形成部分の前記多層膜の段差に
   レジストを埋め込む工程、前記レジストをマスクとして
   前記多層膜およびその下地である前記２層絶縁膜を同時
   にエッチングして加工されるゲート電極領域に前記２層
   絶縁膜のうち下層の絶縁膜を所定の厚さに形成する工程
   、前記ゲート電極領域をマスクとして不純物のイオン注
   入を行う工程とを含むことを特徴とするショットキ障壁
   ゲート電界効果トランジスタの製造方法。