JPH08124943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08124943A JPH08124943A JP26557694A JP26557694A JPH08124943A JP H08124943 A JPH08124943 A JP H08124943A JP 26557694 A JP26557694 A JP 26557694A JP 26557694 A JP26557694 A JP 26557694A JP H08124943 A JPH08124943 A JP H08124943A
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Abstract
(57)【要約】
【目的】ゲート金属の埋め込み性を改善し、低いゲート
電極抵抗Ｒｇを高精度で実現し、高性能の電界効果トラ
ンジスタを高歩留で製造する。 【構成】半導体ヘテロ接合を有する基板を用い、半導体
の上のゲート開口部に第１の導電膜８Ａを堆積させたあ
と、低粘度材（フォトレジスト膜９）で中心部の隙間を
埋め込んだ後、全面をエッチバックして第１の導電膜８
Ａを削りこみ、隙間のアスペクト比を低減させてから第
２の導電膜の金属堆積をおこなった後、リソグラフ法に
より整形する。このゲート電極形成方法により、ゲート
電極の埋め込み性が大幅に改善される結果、低いゲート
電極抵抗Ｒｇを再現性よく実現し、高性能の電界効果ト
ランジスタを高歩留で製造する。
電極抵抗Ｒｇを高精度で実現し、高性能の電界効果トラ
ンジスタを高歩留で製造する。 【構成】半導体ヘテロ接合を有する基板を用い、半導体
の上のゲート開口部に第１の導電膜８Ａを堆積させたあ
と、低粘度材（フォトレジスト膜９）で中心部の隙間を
埋め込んだ後、全面をエッチバックして第１の導電膜８
Ａを削りこみ、隙間のアスペクト比を低減させてから第
２の導電膜の金属堆積をおこなった後、リソグラフ法に
より整形する。このゲート電極形成方法により、ゲート
電極の埋め込み性が大幅に改善される結果、低いゲート
電極抵抗Ｒｇを再現性よく実現し、高性能の電界効果ト
ランジスタを高歩留で製造する。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いた半
導体装置の製造方法に関し、特に化合物半導体電界効果
トランジスタの製造方法に関する。
導体装置の製造方法に関し、特に化合物半導体電界効果
トランジスタの製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体を用いた電界
効果トランジスタにおいては、導電層やキャリア供給層
の上層の絶縁膜を開口し、開口部内に電極金属を堆積さ
せてゲートを形成する方法が、広く用いられている。
効果トランジスタにおいては、導電層やキャリア供給層
の上層の絶縁膜を開口し、開口部内に電極金属を堆積さ
せてゲートを形成する方法が、広く用いられている。
【０００３】これらの電界効果トランジスタの特性向上
のためには、ゲート抵抗Ｒｇをなるべく小さくすること
が望ましい。しかしＲｇはゲート電極の埋め込み形状に
左右されやすく、埋め込み性が不良の場合にはＲｇは増
大しやすくなる。一方、近年の素子の微細化に伴って、
このようなゲート開口部のアスペクト比（深さ／最上部
の最小寸法）は大きくなり、その結果ゲート金属の埋め
込み性に支障が出やすくなってきている。
のためには、ゲート抵抗Ｒｇをなるべく小さくすること
が望ましい。しかしＲｇはゲート電極の埋め込み形状に
左右されやすく、埋め込み性が不良の場合にはＲｇは増
大しやすくなる。一方、近年の素子の微細化に伴って、
このようなゲート開口部のアスペクト比（深さ／最上部
の最小寸法）は大きくなり、その結果ゲート金属の埋め
込み性に支障が出やすくなってきている。
【０００４】この種の半導体装置の製造方法として、例
えば特開平５−３３５３４１号公報に記載されるもの
（従来例）がある。次に、この従来例について説明す
る。
えば特開平５−３３５３４１号公報に記載されるもの
（従来例）がある。次に、この従来例について説明す
る。
【０００５】まず、図５（ａ）に示すように、半絶縁性
ＧａＡｓ基体１の上に、高純度ＧａＡｓ層でなるチャネ
ル層２、Ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層でなる電子供給層
３およびＮ型ＧａＡｓ層でなるコンタクト層４を順次に
エピタキシャル成長して半導体基板を準備する。次に、
水素イオンの注入などを行なって素子分離を行なったの
ち、ＳｉＯＮ膜１９、Ａｌ2 Ｏ3 膜１５をこの順に成長
させた後、フォトリソグラフィーによってレジスト膜を
パターニングし、次にリン酸でＡｌ2 Ｏ3 層２０を除去
し、さらにＣＦ4 ガスを用いた反応性イオンエッチング
（ＲＩＥ）によりＳｉＯＮ膜１９の異方性エッチングを
行なった後、レジスト膜を除去することによって開口２
１を形成する。
ＧａＡｓ基体１の上に、高純度ＧａＡｓ層でなるチャネ
ル層２、Ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層でなる電子供給層
３およびＮ型ＧａＡｓ層でなるコンタクト層４を順次に
エピタキシャル成長して半導体基板を準備する。次に、
水素イオンの注入などを行なって素子分離を行なったの
ち、ＳｉＯＮ膜１９、Ａｌ2 Ｏ3 膜１５をこの順に成長
させた後、フォトリソグラフィーによってレジスト膜を
パターニングし、次にリン酸でＡｌ2 Ｏ3 層２０を除去
し、さらにＣＦ4 ガスを用いた反応性イオンエッチング
（ＲＩＥ）によりＳｉＯＮ膜１９の異方性エッチングを
行なった後、レジスト膜を除去することによって開口２
１を形成する。
【０００６】次に、図５（ｂ）に示すように、プラズマ
ＣＶＤ法により厚さ１５０ｎｍのＳｉＯＮ膜２２の堆積
を行う。
ＣＶＤ法により厚さ１５０ｎｍのＳｉＯＮ膜２２の堆積
を行う。
【０００７】次に、図５（ｃ）に示すように、ＣＦ4 ガ
スを用いたＲＩＥによりＳｉＯＮ膜２２をエッチング
し、コンタクトホール（開口２１）の側壁部のみに側壁
絶縁膜２３として残す。
スを用いたＲＩＥによりＳｉＯＮ膜２２をエッチング
し、コンタクトホール（開口２１）の側壁部のみに側壁
絶縁膜２３として残す。
【０００８】次に、図５（ｄ）に示すように、コンタク
トホール（２１）よりやや広い開口部を有するフォトレ
ジスト膜２４のパターンを形成する。
トホール（２１）よりやや広い開口部を有するフォトレ
ジスト膜２４のパターンを形成する。
【０００９】次に、例えばＣＣｌ2 Ｆ2 ガスを用いたＲ
ＩＥによってコンタクトホール内のＮ型ＧａＡｓ層
（４）を選択エッチングしてからフォトレジスト膜２４
を除去することにより、図６（ａ）に示すように、開口
２５を形成する。エッチングは、Ｎ型Ａｌ0.3 Ｇａ0.7
Ａｓ層３の表面でほぼ全面停止する。
ＩＥによってコンタクトホール内のＮ型ＧａＡｓ層
（４）を選択エッチングしてからフォトレジスト膜２４
を除去することにより、図６（ａ）に示すように、開口
２５を形成する。エッチングは、Ｎ型Ａｌ0.3 Ｇａ0.7
Ａｓ層３の表面でほぼ全面停止する。
【００１０】次に、ゲート電極１９を形成する。まずス
パッタリング法によって、図６（ｂ）に示すように、タ
ングステンシリサイド膜８を約３００ｎｍの厚みに堆積
した後、Ｔ型ゲート電極を形成するためにフォトレジス
トを塗布し、所定のパターニングを行なってフォトレジ
スト膜２５を形成する。
パッタリング法によって、図６（ｂ）に示すように、タ
ングステンシリサイド膜８を約３００ｎｍの厚みに堆積
した後、Ｔ型ゲート電極を形成するためにフォトレジス
トを塗布し、所定のパターニングを行なってフォトレジ
スト膜２５を形成する。
【００１１】次にＣＦ4 ガスを用いたＲＩＥによってタ
ングステンシリサイド膜８の異方性ドライエッチングを
行なった後、フォトレジスト膜２５を除去すれば、図６
（ｃ）に示すようにゲート電極２６が完成する。このよ
うに半導体基板上に堆積された絶縁膜を開口して、さら
に低抵抗のコンタクト層４をエッチング除去してから開
口部にゲート金属を埋め込む方式のゲート構造は、ソー
ス−ゲート間の寄生抵抗Ｒｓを低減化して、相互コンダ
クタンス値の大きいＦＥＴを作製するのに適するため、
広く用いられている構造である。
ングステンシリサイド膜８の異方性ドライエッチングを
行なった後、フォトレジスト膜２５を除去すれば、図６
（ｃ）に示すようにゲート電極２６が完成する。このよ
うに半導体基板上に堆積された絶縁膜を開口して、さら
に低抵抗のコンタクト層４をエッチング除去してから開
口部にゲート金属を埋め込む方式のゲート構造は、ソー
ス−ゲート間の寄生抵抗Ｒｓを低減化して、相互コンダ
クタンス値の大きいＦＥＴを作製するのに適するため、
広く用いられている構造である。
【００１２】その後、図６（ｄ）に示すように、ソース
電極１６とドレイン電極１５を形成して、素子を完成さ
せる。
電極１６とドレイン電極１５を形成して、素子を完成さ
せる。
【００１３】
【発明が解決しようとする課題】前述の従来例の様にゲ
ート開口を行なってゲート金属を堆積させた場合、金属
の埋め込み不良が発生しやすい。この従来例のゲート開
口方法において例えばゲート長Ｌｇ＝０．４μｍ、Ｎ型
ＧａＡｓ層（コンタクト層）の厚さ０．１μｍ、ＳｉＯ
膜１９の膜厚を０．３μｍとした時に、ゲート開口部の
アスペクト比（深さ／幅）は１．０となる。このような
形状の開口部に例えばタングステンシリサイド膜を０．
４μｍの厚さスパッタ法で堆積した場合、開口２５をタ
ングステンシリサイドで完全に埋め込むことができな
い。
ート開口を行なってゲート金属を堆積させた場合、金属
の埋め込み不良が発生しやすい。この従来例のゲート開
口方法において例えばゲート長Ｌｇ＝０．４μｍ、Ｎ型
ＧａＡｓ層（コンタクト層）の厚さ０．１μｍ、ＳｉＯ
膜１９の膜厚を０．３μｍとした時に、ゲート開口部の
アスペクト比（深さ／幅）は１．０となる。このような
形状の開口部に例えばタングステンシリサイド膜を０．
４μｍの厚さスパッタ法で堆積した場合、開口２５をタ
ングステンシリサイドで完全に埋め込むことができな
い。
【００１４】この場合、タングステンシリサイド膜の開
口２５の底面部での厚さは０．１５μｍ、内壁部に堆積
した厚さは最下部で０．１μｍであり、上部に行くほど
厚くなっているので隙間ができる。開口部外のフィール
ド部では、タングステンシリサイド膜は０．４μｍの厚
さを有する。隙間の寸法は底面の幅が０．２μｍ、深さ
０．８μｍで上部に行くほど狭まっており、最上部では
幅０．０５μｍである。隙間のアスペクト比（深さ／最
上部の幅）は、１６．０である。
口２５の底面部での厚さは０．１５μｍ、内壁部に堆積
した厚さは最下部で０．１μｍであり、上部に行くほど
厚くなっているので隙間ができる。開口部外のフィール
ド部では、タングステンシリサイド膜は０．４μｍの厚
さを有する。隙間の寸法は底面の幅が０．２μｍ、深さ
０．８μｍで上部に行くほど狭まっており、最上部では
幅０．０５μｍである。隙間のアスペクト比（深さ／最
上部の幅）は、１６．０である。
【００１５】このようにゲート金属が十分よく埋め込ま
れないことの原因は、スパッタが進行するにつれて、開
口部に堆積した金属により開口部の入口がだんだん狭く
なり、開口部底部の堆積効率が低下していき、最終的に
は隙間がなくならないまま入口が狭くなってしまい、ゲ
ート電極に空隙ができる。
れないことの原因は、スパッタが進行するにつれて、開
口部に堆積した金属により開口部の入口がだんだん狭く
なり、開口部底部の堆積効率が低下していき、最終的に
は隙間がなくならないまま入口が狭くなってしまい、ゲ
ート電極に空隙ができる。
【００１６】このようなゲート金属の埋め込み性不良
は、ゲート長が縮小化されてゲート開口部のアスペクト
比が増大するにつれて、益々発生しやすくなると考えら
れる。
は、ゲート長が縮小化されてゲート開口部のアスペクト
比が増大するにつれて、益々発生しやすくなると考えら
れる。
【００１７】このようにゲート電極に空隙があると、ゲ
ート電極の断面積が小さくなるため、ゲート幅方向の抵
抗Ｒｇが増大するという問題が生じる。
ート電極の断面積が小さくなるため、ゲート幅方向の抵
抗Ｒｇが増大するという問題が生じる。
【００１８】また、ゲート電極に空隙がある場合、機械
的強度が弱くなり、機械的振動等の外部要因によりゲー
ト電極はがれが発生しやすくなる。
的強度が弱くなり、機械的振動等の外部要因によりゲー
ト電極はがれが発生しやすくなる。
【００１９】以上の観点から、ゲートの埋め込み性を向
上させることは重要である。
上させることは重要である。
【００２０】コンタクトホールにおける電極配線を埋め
込み性よく形成する技術については、シリコン半導体装
置において種々研究されているので、そのような技術を
利用して前述の問題点を解決することが考えられる。例
えば、特開昭６３−５１６５９号公報に記載されている
技術をあげることができる。すなわち、図７（ａ）に示
すように、平坦なシリコン基板１０１上に厚さ約１μｍ
の酸化シリコン膜１０２をＣＶＤ法で堆積させた後、通
常のフォトレジスト工程とドライエッチング工程により
直径１μｍの開口（コンタクトホール）１０３を形成す
る。
込み性よく形成する技術については、シリコン半導体装
置において種々研究されているので、そのような技術を
利用して前述の問題点を解決することが考えられる。例
えば、特開昭６３−５１６５９号公報に記載されている
技術をあげることができる。すなわち、図７（ａ）に示
すように、平坦なシリコン基板１０１上に厚さ約１μｍ
の酸化シリコン膜１０２をＣＶＤ法で堆積させた後、通
常のフォトレジスト工程とドライエッチング工程により
直径１μｍの開口（コンタクトホール）１０３を形成す
る。
【００２１】次いで図７（ｂ）に示すように、基板温度
３５０℃、真空度７ｍＴｏｒｒ、６フッ化タングステン
ガス流量対水素ガス流量が１対７０になる条件におい
て、６フッ化タングステンの水素の混合ガスを用いた減
圧ＣＶＤ法により、基板上でＳｉの露出しているコンタ
クトホール底面領域にのみタングステン膜１０４を約
０．５μｍ堆積する。
３５０℃、真空度７ｍＴｏｒｒ、６フッ化タングステン
ガス流量対水素ガス流量が１対７０になる条件におい
て、６フッ化タングステンの水素の混合ガスを用いた減
圧ＣＶＤ法により、基板上でＳｉの露出しているコンタ
クトホール底面領域にのみタングステン膜１０４を約
０．５μｍ堆積する。
【００２２】次いで図７（ｃ）に示すように、アルミニ
ウムターゲット電力１．０ｋＷ、基板バイアス電圧−６
００Ｖ、アルゴン圧３ｍＴｏｒｒなる条件下においてバ
イアスパッタ法によりアルミニウム膜１０５をさらに約
０．５μｍ堆積する。この条件では、コンタクトホール
１０３の底部に堆積するアルミニウム膜１０５の膜厚は
酸化シリコン膜１０２上に堆積するアルミニウム膜の膜
厚の２倍となり、コンタクトホール１０３を有する酸化
シリコン膜上のアルミニウム膜はほぼ平坦になる。
ウムターゲット電力１．０ｋＷ、基板バイアス電圧−６
００Ｖ、アルゴン圧３ｍＴｏｒｒなる条件下においてバ
イアスパッタ法によりアルミニウム膜１０５をさらに約
０．５μｍ堆積する。この条件では、コンタクトホール
１０３の底部に堆積するアルミニウム膜１０５の膜厚は
酸化シリコン膜１０２上に堆積するアルミニウム膜の膜
厚の２倍となり、コンタクトホール１０３を有する酸化
シリコン膜上のアルミニウム膜はほぼ平坦になる。
【００２３】この手法をＧａＡｓＦＥＴ作製に適用した
場合、タングステンとＧａＡｓの密着性が低く、ゲート
はがれが簡単におこりやすいので利用できない。
場合、タングステンとＧａＡｓの密着性が低く、ゲート
はがれが簡単におこりやすいので利用できない。
【００２４】また、特開平３−１４２３３号公報に記載
された手法がある。これは、図８（ａ）に示す様に、Ｓ
ｉ等の基板２０１上に例えばＣＶＤ法により酸化シリコ
ン膜２０２を形成し、ここにアクペクト比１．２のコン
タクトホールを開口した後、基板２０１を４５０℃未満
の温度に保ったまま厚さ約５０ｎｍのアルミニウム膜２
０５Ａを形成する。この蒸着では低温で成膜するためＡ
ｌの島状成長は抑えられ均一なアルミニウム膜が形成さ
れる。
された手法がある。これは、図８（ａ）に示す様に、Ｓ
ｉ等の基板２０１上に例えばＣＶＤ法により酸化シリコ
ン膜２０２を形成し、ここにアクペクト比１．２のコン
タクトホールを開口した後、基板２０１を４５０℃未満
の温度に保ったまま厚さ約５０ｎｍのアルミニウム膜２
０５Ａを形成する。この蒸着では低温で成膜するためＡ
ｌの島状成長は抑えられ均一なアルミニウム膜が形成さ
れる。
【００２５】次に、この基板を４５０〜６００℃に加熱
しながらＡｌを真空蒸着し、すでに堆積された厚さ約５
０ｎｍのアルミニウム膜２０５Ａ上にさらに図８（ｂ）
に示すように、約７５０ｎｍ程度の厚いアルミニウム膜
２０５Ｂを形成する。このとき、成膜の最初から加熱し
た場合と異なり、下層に均一なアルミニウム膜２０５Ａ
が存在しているため、上層のアルミニウム膜２０５Ｂに
は島状成長は起らず、引き続き均一な成長が行なわれ
る。また基板を４５０〜６００℃の高温にして蒸着する
のでＡｌ表面拡散が盛んなため、コンタクトホール内に
もＡｌが均一に流入し、空隙のない埋め込みが達成され
る。
しながらＡｌを真空蒸着し、すでに堆積された厚さ約５
０ｎｍのアルミニウム膜２０５Ａ上にさらに図８（ｂ）
に示すように、約７５０ｎｍ程度の厚いアルミニウム膜
２０５Ｂを形成する。このとき、成膜の最初から加熱し
た場合と異なり、下層に均一なアルミニウム膜２０５Ａ
が存在しているため、上層のアルミニウム膜２０５Ｂに
は島状成長は起らず、引き続き均一な成長が行なわれ
る。また基板を４５０〜６００℃の高温にして蒸着する
のでＡｌ表面拡散が盛んなため、コンタクトホール内に
もＡｌが均一に流入し、空隙のない埋め込みが達成され
る。
【００２６】この発明をＧａＡｓＦＥＴ作製に適用した
場合、４５０℃以上に基板温度を保ちながらＡｌ蒸着を
行なう工程でＡｌとＧａＡｓが顕著な相互拡散をおこし
て特性劣化を招きやすいのでやはり利用できない。
場合、４５０℃以上に基板温度を保ちながらＡｌ蒸着を
行なう工程でＡｌとＧａＡｓが顕著な相互拡散をおこし
て特性劣化を招きやすいのでやはり利用できない。
【００２７】本発明の目的は、化合物半導体層を被覆す
る絶縁膜の開口部に埋め込み性よくゲート電極を形成で
きる半導体装置の製造方法を提供することにある。
る絶縁膜の開口部に埋め込み性よくゲート電極を形成で
きる半導体装置の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面部の化合物半導体層を被覆
して絶縁膜を設け、前記絶縁膜を貫通し底面に前記化合
物半導体層が露出する第１の開口を設ける工程と、前記
第１の開口とその近傍を含む部分に所定の厚さに第１の
導電膜を堆積し、低粘性材を塗布し固化し表面がほぼ平
坦な平坦化膜を形成し、前記絶縁膜に対して選択性があ
りかつ前記第１の導電膜を前記平坦化膜と少なくとも同
程度の速度で除去できる手段でエッチバックを行ない前
記第１の開口部のみに前記第１の導電膜を残し、平坦化
膜を除去することにより前記第１の開口の一部を埋めて
アスペクト比を低減させて第２の開口を形成する工程
と、第２の導電膜を前記第２の開口とその近傍を含む部
分に堆積しパターニングすることにより前記第１の開口
の底面で前記化合物半導体層と接触するゲート電極を形
成する工程とを有するというものである。
造方法は、半導体基板の表面部の化合物半導体層を被覆
して絶縁膜を設け、前記絶縁膜を貫通し底面に前記化合
物半導体層が露出する第１の開口を設ける工程と、前記
第１の開口とその近傍を含む部分に所定の厚さに第１の
導電膜を堆積し、低粘性材を塗布し固化し表面がほぼ平
坦な平坦化膜を形成し、前記絶縁膜に対して選択性があ
りかつ前記第１の導電膜を前記平坦化膜と少なくとも同
程度の速度で除去できる手段でエッチバックを行ない前
記第１の開口部のみに前記第１の導電膜を残し、平坦化
膜を除去することにより前記第１の開口の一部を埋めて
アスペクト比を低減させて第２の開口を形成する工程
と、第２の導電膜を前記第２の開口とその近傍を含む部
分に堆積しパターニングすることにより前記第１の開口
の底面で前記化合物半導体層と接触するゲート電極を形
成する工程とを有するというものである。
【００２９】化合物半導体層は、最上層のコンタクト層
ならびにキャリア供給層およびチャネル層を含む多層膜
であり、第１の導電膜は前記キャリア供給層またはチャ
ネル層とショットキー障壁を形成するものとすることが
できる。
ならびにキャリア供給層およびチャネル層を含む多層膜
であり、第１の導電膜は前記キャリア供給層またはチャ
ネル層とショットキー障壁を形成するものとすることが
できる。
【００３０】更に、コンタクト層をＮ型ＧａＡｓ層、電
子供給層をＮ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）、
チャネル層を高純度ＧａＡｓ層、第１の導電膜をタング
ステンシリサイド膜とすることができる。
子供給層をＮ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）、
チャネル層を高純度ＧａＡｓ層、第１の導電膜をタング
ステンシリサイド膜とすることができる。
【００３１】平坦化膜はレジスト膜、ポリイミド膜また
はＳＯＧ膜のいずれかを使用することができる。
はＳＯＧ膜のいずれかを使用することができる。
【００３２】
【作用】第１の開口の上部が塞がらない程度の厚さに第
１の導電膜を堆積したのち、平坦化膜を形成しエッチバ
ックを行なってアスペクト比の小さい第２の開口として
から第２の導電膜を堆積するので、空隙なく開口を導電
膜で十分に埋め込むことができる。
１の導電膜を堆積したのち、平坦化膜を形成しエッチバ
ックを行なってアスペクト比の小さい第２の開口として
から第２の導電膜を堆積するので、空隙なく開口を導電
膜で十分に埋め込むことができる。
【００３３】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００３４】まず、本発明の一実施例について図１〜図
３を参照して説明する。
３を参照して説明する。
【００３５】まず図１（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板体１の表面（（１００）面）に５００ｎｍの
アンドープの高純度ＧａＡｓ層（チャネル層２）、厚さ
３５ｎｍでＳｉドープ（Ｎｄ＝２×１０18ｃｍ-3）のＮ
型Ａｌ0.3 Ｇａ0.7 Ａｓ層（電子供給層３）、さらに厚
さ１００ｎｍでＳｉドープ（Ｎｄ＝３×１０18ｃｍ-3）
のＮ型ＧａＡｓ層（コンタクト層４）を有機金属気相成
長（ＭＯＣＶＤ）法によりエピタキシャル成長（基板温
度は６００℃）する。このようにして準備された半導体
基板に例えば水素イオンを選択的に注入することによっ
て図示しない素子分離領域を形成し、ＦＥＴ形成領域
（例えば平面形状が長方形の領域）を区画する。
ａＡｓ基板体１の表面（（１００）面）に５００ｎｍの
アンドープの高純度ＧａＡｓ層（チャネル層２）、厚さ
３５ｎｍでＳｉドープ（Ｎｄ＝２×１０18ｃｍ-3）のＮ
型Ａｌ0.3 Ｇａ0.7 Ａｓ層（電子供給層３）、さらに厚
さ１００ｎｍでＳｉドープ（Ｎｄ＝３×１０18ｃｍ-3）
のＮ型ＧａＡｓ層（コンタクト層４）を有機金属気相成
長（ＭＯＣＶＤ）法によりエピタキシャル成長（基板温
度は６００℃）する。このようにして準備された半導体
基板に例えば水素イオンを選択的に注入することによっ
て図示しない素子分離領域を形成し、ＦＥＴ形成領域
（例えば平面形状が長方形の領域）を区画する。
【００３６】次に、図１（ｂ）に示すように、酸化シリ
コン膜６を全面に熱ＣＶＤ法により厚さ３００ｎｍ堆積
させてから、リソグラフ法と反応性ドライエッチング
（ＲＩＥ）法によりゲート電極を形成する部分の酸化シ
リコン膜６を除去し、さらに異方性選択ドライエッチン
グによりＮ型ＧａＡｓ層（４）を、図１（ｃ）に示すよ
うに、除去して第１の開口７を形成する。この異方性選
択ドライエッチングには、例えばＢＣｌ3 （３塩化ボロ
ン）とＳＦ6 （６フッ化硫黄）の混合ガスを用いたＥＣ
Ｒ（電子サイクロトロン共鳴）プラズマエッチングによ
って行う。ガス圧力は１．３Ｐａ、マイクロ波電力は１
５０Ｗとした。これによりＮ型ＧａＡｓ層（４）がけず
られてＮ型Ａｌ0.5 Ｇａ0.7 Ａｓ層（３）の表面が露出
したところでエッチングを停止することができる。
コン膜６を全面に熱ＣＶＤ法により厚さ３００ｎｍ堆積
させてから、リソグラフ法と反応性ドライエッチング
（ＲＩＥ）法によりゲート電極を形成する部分の酸化シ
リコン膜６を除去し、さらに異方性選択ドライエッチン
グによりＮ型ＧａＡｓ層（４）を、図１（ｃ）に示すよ
うに、除去して第１の開口７を形成する。この異方性選
択ドライエッチングには、例えばＢＣｌ3 （３塩化ボロ
ン）とＳＦ6 （６フッ化硫黄）の混合ガスを用いたＥＣ
Ｒ（電子サイクロトロン共鳴）プラズマエッチングによ
って行う。ガス圧力は１．３Ｐａ、マイクロ波電力は１
５０Ｗとした。これによりＮ型ＧａＡｓ層（４）がけず
られてＮ型Ａｌ0.5 Ｇａ0.7 Ａｓ層（３）の表面が露出
したところでエッチングを停止することができる。
【００３７】このようにして形成された第１の開口７の
寸法は、幅０．４μｍ、深さ０．４μｍで、アスペクト
比（深さ／幅）は１．０である。この開口部に、図１
（ｄ）に示す様にタングステンシリサイド膜８Ａ（ＷＳ
ｉx ，ｘは約２、でなる）をスパッタ法で形成する。厚
さは４００ｎｍである。スパッタが終わった状態におい
ては、図１（ｄ）に示す様に、埋め込み部には隙間がで
きている。タングステンシリサイド膜８Ａの第１の開口
７の底面部での厚さは０．１５μｍ、内壁部での厚さは
最下部で０．１μｍであり、上部に行くほど厚くなって
いる。開口部外のフィールド部では、タングステンシリ
サイド膜８Ａは０．４μｍの厚さを有する。隙間の寸法
は底面の幅が０．２μｍ、深さ０．８μｍで上部に行く
ほど挟まっており、最上部では幅０．０５μｍである。
隙間のアスペクト比（深さ／最上部の幅）は、１６．０
である。
寸法は、幅０．４μｍ、深さ０．４μｍで、アスペクト
比（深さ／幅）は１．０である。この開口部に、図１
（ｄ）に示す様にタングステンシリサイド膜８Ａ（ＷＳ
ｉx ，ｘは約２、でなる）をスパッタ法で形成する。厚
さは４００ｎｍである。スパッタが終わった状態におい
ては、図１（ｄ）に示す様に、埋め込み部には隙間がで
きている。タングステンシリサイド膜８Ａの第１の開口
７の底面部での厚さは０．１５μｍ、内壁部での厚さは
最下部で０．１μｍであり、上部に行くほど厚くなって
いる。開口部外のフィールド部では、タングステンシリ
サイド膜８Ａは０．４μｍの厚さを有する。隙間の寸法
は底面の幅が０．２μｍ、深さ０．８μｍで上部に行く
ほど挟まっており、最上部では幅０．０５μｍである。
隙間のアスペクト比（深さ／最上部の幅）は、１６．０
である。
【００３８】次いで図２（ａ）に示すように、フォトレ
ジストを塗布してから焼きしめを行なうことにより平坦
化膜としてフォトレジスト膜９を形成する。第１の開口
部に残っている隙間に十分よく入り込む程度に粘性が小
さい物質であれば、フォトレジスト以外のものを代用可
能であり、平坦化膜はポリイミド膜やＳＯＧ膜とするこ
ともできる。
ジストを塗布してから焼きしめを行なうことにより平坦
化膜としてフォトレジスト膜９を形成する。第１の開口
部に残っている隙間に十分よく入り込む程度に粘性が小
さい物質であれば、フォトレジスト以外のものを代用可
能であり、平坦化膜はポリイミド膜やＳＯＧ膜とするこ
ともできる。
【００３９】次にドライエッチング法によりフォトレジ
スト膜９およびタングステンシリサイド膜８Ａをエッチ
バックする（図２（ｂ））。エッチバックにはＳＦ6 ガ
スを用いた反応性ドライエッチング法を用いる。印加電
圧は０．１ｋＷ、ガス圧力は０．１３Ｐａである。これ
による酸化シリコン膜６、フォトレジスト膜およびタン
グステンシリサイド膜８Ａに対するエッチング選択比は
約１：２：５である。エッチバックは、フィールド部の
タングステンシリサイド膜８Ａ（厚さ０．４μｍ）が全
て除去されてから、さらに第１の開口内のタングステン
シリサイド膜が０．２μｍけずられる時間分だけ行な
う。このエッチバックによりけずられる酸化シリコン膜
６の厚さは０．０４μｍ程度と十分に小さく、素子作製
上問題はない。また、同様にフォトレジスト膜は０．２
４μｍけずられるが、開口底部のタングステンシリサイ
ド膜をエッチバックから保護する観点から問題はない。
フォトレジスト膜の代りにポリイミド膜やＳＯＧ膜を使
用する場合、エッチング選択比は多少変るが、基本的に
は同じである。
スト膜９およびタングステンシリサイド膜８Ａをエッチ
バックする（図２（ｂ））。エッチバックにはＳＦ6 ガ
スを用いた反応性ドライエッチング法を用いる。印加電
圧は０．１ｋＷ、ガス圧力は０．１３Ｐａである。これ
による酸化シリコン膜６、フォトレジスト膜およびタン
グステンシリサイド膜８Ａに対するエッチング選択比は
約１：２：５である。エッチバックは、フィールド部の
タングステンシリサイド膜８Ａ（厚さ０．４μｍ）が全
て除去されてから、さらに第１の開口内のタングステン
シリサイド膜が０．２μｍけずられる時間分だけ行な
う。このエッチバックによりけずられる酸化シリコン膜
６の厚さは０．０４μｍ程度と十分に小さく、素子作製
上問題はない。また、同様にフォトレジスト膜は０．２
４μｍけずられるが、開口底部のタングステンシリサイ
ド膜をエッチバックから保護する観点から問題はない。
フォトレジスト膜の代りにポリイミド膜やＳＯＧ膜を使
用する場合、エッチング選択比は多少変るが、基本的に
は同じである。
【００４０】エッチバック後は、第１の開口の下部にタ
ングステンシリサイド膜が残っており、その厚さは端部
では０．２μｍであり、中央にくぼみがある。このくぼ
みの寸法は、底面部の幅０．２μｍ、深さ０．０５μ
ｍ、最上部の幅は０．１９μｍとなっており、エッチバ
ック以前のタングステンシリサイド膜による第１の開口
部にできる隙間と比べるとアスペクト比（深さ／最上部
の幅）は０．２６と大幅に小さくなり、また最上部の隙
間幅は３．８倍に広がっている。また、開口部の上部は
タングステンシリサイドが除去されているので、その幅
は０．４μｍ、深さ０．２μｍであり、アスペクト比は
０．５と小さい。
ングステンシリサイド膜が残っており、その厚さは端部
では０．２μｍであり、中央にくぼみがある。このくぼ
みの寸法は、底面部の幅０．２μｍ、深さ０．０５μ
ｍ、最上部の幅は０．１９μｍとなっており、エッチバ
ック以前のタングステンシリサイド膜による第１の開口
部にできる隙間と比べるとアスペクト比（深さ／最上部
の幅）は０．２６と大幅に小さくなり、また最上部の隙
間幅は３．８倍に広がっている。また、開口部の上部は
タングステンシリサイドが除去されているので、その幅
は０．４μｍ、深さ０．２μｍであり、アスペクト比は
０．５と小さい。
【００４１】この後第１の開口部に残ったフォトレジス
ト膜を有機洗浄等の処理により除去することによってア
スペクト比の小さな第２の開口の形成を終る。次にタン
グステン膜１１を厚さ６００ｎｍスパッタ法で形成する
（図２（ｃ））。フォトレジストを用いたエッチバック
によりタングステンシリサイドのスパッタ時と比べてア
スペクト比の小さな第２の開口１０部にタングステンス
パッタするので、この第２の開口部は十分にタングステ
ン膜で埋められる。このあと、リソグラフ法でフォトレ
ジスト膜１２を形成し反応性イオンエッチング法により
タングステン膜１１ａを、開口部から横へ０．３μｍ広
がった形状に整形する（図２（ｄ））。
ト膜を有機洗浄等の処理により除去することによってア
スペクト比の小さな第２の開口の形成を終る。次にタン
グステン膜１１を厚さ６００ｎｍスパッタ法で形成する
（図２（ｃ））。フォトレジストを用いたエッチバック
によりタングステンシリサイドのスパッタ時と比べてア
スペクト比の小さな第２の開口１０部にタングステンス
パッタするので、この第２の開口部は十分にタングステ
ン膜で埋められる。このあと、リソグラフ法でフォトレ
ジスト膜１２を形成し反応性イオンエッチング法により
タングステン膜１１ａを、開口部から横へ０．３μｍ広
がった形状に整形する（図２（ｄ））。
【００４２】次に、フォトリソグラフ法により、図３に
示すように、Ｎ型ＧａＡｓ層４上に開口１３，１４をそ
れぞれ形成し、Ａｕ−Ｇｅ−Ｎｉ膜を真空蒸着法および
リフトオフ法によりソース電極１５およびドレイン電極
１６を整形する。最後に約４００℃のＨ2 雰囲気中でＡ
ｕ−Ｇｅ−Ｎｉ膜とＮ型ＧａＡｓ膜（コンタクト層４）
を合金化させ、低抵抗のオーム接合の形成を行ってソー
ス電極１５およびドレイン電極１６を形成する。
示すように、Ｎ型ＧａＡｓ層４上に開口１３，１４をそ
れぞれ形成し、Ａｕ−Ｇｅ−Ｎｉ膜を真空蒸着法および
リフトオフ法によりソース電極１５およびドレイン電極
１６を整形する。最後に約４００℃のＨ2 雰囲気中でＡ
ｕ−Ｇｅ−Ｎｉ膜とＮ型ＧａＡｓ膜（コンタクト層４）
を合金化させ、低抵抗のオーム接合の形成を行ってソー
ス電極１５およびドレイン電極１６を形成する。
【００４３】本実施例による電界効果トランジスタにお
いては、ゲート長Ｌｇ＝０．４μｍ、第１の開口の深さ
０．３６μｍであるが、ゲート電極抵抗Ｒｇの値は、タ
ングステンシリサイド膜（厚さ０．４μｍ）、タングス
テン膜（厚さ０．６μｍ）を従来のようにこの順番に第
１の開口部に順次堆積させた場合に得られる４００±５
０Ω／ｍｍから、本発明の方法を用いることにより１８
０±２０Ω／ｍｍと、平均値で２２０Ω／ｍｍ低減さ
れ、かつそのばらつきは大幅に改善された。また、埋め
込み性の不良による電極金属のはがれも発生しなくなっ
た。これらの結果、製造上の歩留が著しく改善された。
いては、ゲート長Ｌｇ＝０．４μｍ、第１の開口の深さ
０．３６μｍであるが、ゲート電極抵抗Ｒｇの値は、タ
ングステンシリサイド膜（厚さ０．４μｍ）、タングス
テン膜（厚さ０．６μｍ）を従来のようにこの順番に第
１の開口部に順次堆積させた場合に得られる４００±５
０Ω／ｍｍから、本発明の方法を用いることにより１８
０±２０Ω／ｍｍと、平均値で２２０Ω／ｍｍ低減さ
れ、かつそのばらつきは大幅に改善された。また、埋め
込み性の不良による電極金属のはがれも発生しなくなっ
た。これらの結果、製造上の歩留が著しく改善された。
【００４４】なお、この実施例において、タングステン
膜１１を形成する代りに、厚さ１００ｎｍの窒化チタン
膜を形成し、次いで厚さ４００の金膜を形成することも
できる。その他は一実施例と同じである。そうすると、
図４に示すように、タングステンシリサイド膜８Ａａ，
窒化チタン膜１７および金膜１８からなるゲート電極を
形成することができる。窒化チタン膜１７は金の拡散を
防止するバリア膜である。従来技術によりこのような３
層構造（厚さ０．４μｍのタングステンシリサイド膜，
厚さ０．１μｍのチタン膜および厚さ０．４μｍの金膜
でなる）のゲート電極を形成するとゲート電極抵抗は１
５０±２０Ω／ｍｍとなるが、本発明によるが、本発明
によると、７０±１０Ω／ｍｍと、平均値で７０Ω／ｍ
ｍ低減され、かつそのばらつきは大幅に改善された。ま
た、埋め込み性の不良による電極金属のはがれも発生し
なくなった。これらの結果、製造上の歩留が著しく改善
された。
膜１１を形成する代りに、厚さ１００ｎｍの窒化チタン
膜を形成し、次いで厚さ４００の金膜を形成することも
できる。その他は一実施例と同じである。そうすると、
図４に示すように、タングステンシリサイド膜８Ａａ，
窒化チタン膜１７および金膜１８からなるゲート電極を
形成することができる。窒化チタン膜１７は金の拡散を
防止するバリア膜である。従来技術によりこのような３
層構造（厚さ０．４μｍのタングステンシリサイド膜，
厚さ０．１μｍのチタン膜および厚さ０．４μｍの金膜
でなる）のゲート電極を形成するとゲート電極抵抗は１
５０±２０Ω／ｍｍとなるが、本発明によるが、本発明
によると、７０±１０Ω／ｍｍと、平均値で７０Ω／ｍ
ｍ低減され、かつそのばらつきは大幅に改善された。ま
た、埋め込み性の不良による電極金属のはがれも発生し
なくなった。これらの結果、製造上の歩留が著しく改善
された。
【００４５】以上の説明において、第１の開口７を形成
した後、図５を参照して説明した従来例と同様に、少な
くともコンタクト層の側面を覆って、側壁絶縁膜を形成
してからタングステンシリサイド膜を形成してもよい。
また電子供給層とチャネル層の上下関係を逆にしてもよ
いし、更にこのようなヘテロ接合ＦＥＴに限るわけでも
なく、通常のＭＥＳＦＥＴに本発明を適用しうることは
明らかである。
した後、図５を参照して説明した従来例と同様に、少な
くともコンタクト層の側面を覆って、側壁絶縁膜を形成
してからタングステンシリサイド膜を形成してもよい。
また電子供給層とチャネル層の上下関係を逆にしてもよ
いし、更にこのようなヘテロ接合ＦＥＴに限るわけでも
なく、通常のＭＥＳＦＥＴに本発明を適用しうることは
明らかである。
【００４６】更にまた化合物半導体の種類としては、Ｇ
ａＡｓやＡｌＧａＡｓに限らず、ＩｎＰやＩｎＧａＡｓ
等の他の化合物半導体を使用することもできる。
ａＡｓやＡｌＧａＡｓに限らず、ＩｎＰやＩｎＧａＡｓ
等の他の化合物半導体を使用することもできる。
【００４７】あるいは、Ｓｉ半導体基体に化合物半導体
層をエピタキシャル成長した半導体基板を用いることも
できる。
層をエピタキシャル成長した半導体基板を用いることも
できる。
【００４８】
【発明の効果】本発明の半導体装置の製造方法では、半
導体基板の上の第１の開口部に、第１の導電膜を堆積さ
せたあと、低粘度材中心部の隙間を埋め込んだ後、全面
をエッチバックして第１の導電膜を削りこみ、この隙間
のアスペクト比を低減させてから第２の導電膜の堆積を
おこなった後、リソグラフ法により整形してゲート電極
を形成するので、空隙のないゲート電極を作製できゲー
ト電極抵抗Ｒｇの値を大幅に低減することができ、かつ
そのばらつきは大幅に改善することができる。また、埋
め込み性の不良によるゲート電極のはがれも発生しなく
なる。これらの結果電界効果トランジスタの特性は向上
し、製造上の歩留は著しく改善された。
導体基板の上の第１の開口部に、第１の導電膜を堆積さ
せたあと、低粘度材中心部の隙間を埋め込んだ後、全面
をエッチバックして第１の導電膜を削りこみ、この隙間
のアスペクト比を低減させてから第２の導電膜の堆積を
おこなった後、リソグラフ法により整形してゲート電極
を形成するので、空隙のないゲート電極を作製できゲー
ト電極抵抗Ｒｇの値を大幅に低減することができ、かつ
そのばらつきは大幅に改善することができる。また、埋
め込み性の不良によるゲート電極のはがれも発生しなく
なる。これらの結果電界効果トランジスタの特性は向上
し、製造上の歩留は著しく改善された。
【図１】本発明の一実施例を説明するため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図２】図１に続いて（ａ）〜（ｄ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】図２に続いて示す断面図である。
【図４】一実施例の変形についての説明のための断面図
である。
である。
【図５】従来例の説明のため（ａ）〜（ｄ）に分図して
示す工程順断面図である。
示す工程順断面図である。
【図６】図５に続いて（ａ）〜（ｄ）に分図して示す工
程順断面図である。
程順断面図である。
【図７】従来の第１の関連技術について説明するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図８】従来の第２の関連技術について説明するため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ チャネル層 ３ 電子供給層 ４ コンタクト層 ５ ２次元電子ガス ６ 酸化シリコン膜 ７ 第１の開口 ８，８Ａ，８Ａａ タングステンシリサイド膜 ９，９Ａ フォトレジスト膜 １０ 第２の開口 １１，１１ａ タングステン膜 １２ フォトレジスト膜 １３ 開口 １４ 開口 １５ ソース電極 １６ ドレイン電極 １７ 窒化チタン膜 １８ 金膜 １９ ＳｉＯＮ膜 ２０ Ａｌ2 Ｏ3 膜 ２１ 開口 ２２ ＳｉＯＮ膜 ２３ 側壁絶縁膜 ２４ フォトレジスト膜 ２５ 開口 ２６ ゲート電極 １０１，２０１ シリコン基板 １０２，２０１ 酸化シリコン膜 １０３ 開口 １０４ タングステン膜 １０５，２０５Ａ，２０５Ｂ アルミニウム膜
Claims (4)
- 【請求項１】 半導体基板の表面部の化合物半導体層を
被覆して絶縁膜を設け、前記絶縁膜を貫通し底面に前記
化合物半導体層が露出する第１の開口を設ける工程と、
前記第１の開口とその近傍を含む部分に所定の厚さに第
１の導電膜を堆積し、低粘性材を塗布し固化し表面がほ
ぼ平坦な平坦化膜を形成し、前記絶縁膜に対して選択性
がありかつ前記第１の導電膜を前記平坦化膜と少なくと
も同程度の速度で除去できる手段でエッチバックを行な
い前記第１の開口部のみに前記第１の導電膜を残し、平
坦化膜を除去することにより前記第１の開口の一部を埋
めてアスペクト比を低減させて第２の開口を形成する工
程と、第２の導電膜を前記第２の開口とその近傍を含む
部分に堆積しパターニングすることにより前記第１の開
口の底面で前記化合物半導体層と接触するゲート電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 化合物半導体層は、最上層のコンタクト
層ならびにキャリア供給層およびチャネル層を含む多層
膜であり、第１の導電膜は前記キャリア供給層またはチ
ャネル層とショットキー障壁を形成する請求項１記載の
半導体装置の製造方法。 - 【請求項３】 コンタクト層がＮ型ＧａＡｓ層、電子供
給層がＮ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）、チャ
ネル層が高純度ＧａＡｓ層、第１の導電膜がタングステ
ンシリサイド膜である請求項２記載の半導体装置の製造
方法。 - 【請求項４】 平坦化膜がレジスト膜、ポリイミド膜ま
たはＳＯＧ膜である請求項１，２または３記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265576A JP2655490B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265576A JP2655490B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124943A true JPH08124943A (ja) | 1996-05-17 |
| JP2655490B2 JP2655490B2 (ja) | 1997-09-17 |
Family
ID=17419044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265576A Expired - Fee Related JP2655490B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655490B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375237C (zh) * | 2002-10-04 | 2008-03-12 | 株式会社瑞萨科技 | 抗蚀剂填入方法和半导体器件的制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193069A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS57198661A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Semiconductor device |
| JPS6218034A (ja) * | 1985-07-17 | 1987-01-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62247573A (ja) * | 1986-04-18 | 1987-10-28 | Mitsubishi Electric Corp | シヨツトキ障壁ゲ−ト電界効果トランジスタの製造方法 |
| JPS64771A (en) * | 1987-06-23 | 1989-01-05 | Toshiba Corp | Electrode forming method |
| JPS6459940A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of semiconductor device |
| JPH02285645A (ja) * | 1989-04-26 | 1990-11-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1994
- 1994-10-28 JP JP6265576A patent/JP2655490B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193069A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS57198661A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Semiconductor device |
| JPS6218034A (ja) * | 1985-07-17 | 1987-01-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62247573A (ja) * | 1986-04-18 | 1987-10-28 | Mitsubishi Electric Corp | シヨツトキ障壁ゲ−ト電界効果トランジスタの製造方法 |
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| JPH02285645A (ja) * | 1989-04-26 | 1990-11-22 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375237C (zh) * | 2002-10-04 | 2008-03-12 | 株式会社瑞萨科技 | 抗蚀剂填入方法和半导体器件的制造方法 |
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| Publication number | Publication date |
|---|---|
| JP2655490B2 (ja) | 1997-09-17 |
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