JPH0228254B2 - Denkaikokatoranjisutaoyobisonoseizohoho - Google Patents
DenkaikokatoranjisutaoyobisonoseizohohoInfo
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- JPH0228254B2 JPH0228254B2 JP22152484A JP22152484A JPH0228254B2 JP H0228254 B2 JPH0228254 B2 JP H0228254B2 JP 22152484 A JP22152484 A JP 22152484A JP 22152484 A JP22152484 A JP 22152484A JP H0228254 B2 JPH0228254 B2 JP H0228254B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ及びその製造方
法に係り、特にゲート電圧−ソース・ドレイン間
電流の特性を非直線的に形成することを可能にし
た電界効果型トランジスタの構造及びその製造方
法に関する。
法に係り、特にゲート電圧−ソース・ドレイン間
電流の特性を非直線的に形成することを可能にし
た電界効果型トランジスタの構造及びその製造方
法に関する。
スイング幅の大きな入力信号を扱うアナログ
ICにおいては、該ICの性能を維持するためにダ
イナミツク・レンジの広い増幅手段や自動ゲイン
調整（AGC）手段を内蔵せしめることが必要に
なる。
ICにおいては、該ICの性能を維持するためにダ
イナミツク・レンジの広い増幅手段や自動ゲイン
調整（AGC）手段を内蔵せしめることが必要に
なる。
特に高周波信号を扱うアナログICにおいては
増幅素子として電界効果トランジスタ（FET）
が主として用いられるので、該ICのダイナミツ
ク・レンジを拡げるために非線型増幅回路が付加
されている。
増幅素子として電界効果トランジスタ（FET）
が主として用いられるので、該ICのダイナミツ
ク・レンジを拡げるために非線型増幅回路が付加
されている。
そのため該アナログICが複雑化し、その集積
度の向上が妨げられるので、非線型増幅が可能な
FETの開発が要望されている。
度の向上が妨げられるので、非線型増幅が可能な
FETの開発が要望されている。
第９図は、従来から上記高周波アナログICに
主として用いられていたガリウム砒素（GaAs）
FETの構造を模式的に示す平面図ａ、Ａ−Ａ矢
視断面図ｂ及びＢ−Ｂ矢視断面図ｃで、図中、１
は半絶縁性のGaAs基板、２は不純物が導入され
導電性が付与されたチヤネル領域、３はゲート電
極、４はソース電極、５はドレイン領域、６はソ
ース電極、７はドレイン領域を表している。
主として用いられていたガリウム砒素（GaAs）
FETの構造を模式的に示す平面図ａ、Ａ−Ａ矢
視断面図ｂ及びＢ−Ｂ矢視断面図ｃで、図中、１
は半絶縁性のGaAs基板、２は不純物が導入され
導電性が付与されたチヤネル領域、３はゲート電
極、４はソース電極、５はドレイン領域、６はソ
ース電極、７はドレイン領域を表している。
同図に示すように従来のGaAsFETにおいて
は、チヤネル領域２の深さがゲート幅方向及びゲ
ート長方向に対して一定に形成され、且つキヤリ
ア濃度（不純物濃度）の分布も一様に形成されて
いた。
は、チヤネル領域２の深さがゲート幅方向及びゲ
ート長方向に対して一定に形成され、且つキヤリ
ア濃度（不純物濃度）の分布も一様に形成されて
いた。
従つて該FETのコンダクタンス（gm）の特
性、即ちゲート電圧（VG）−ソース・ドレイン間
飽和電流（IDSS）特性Ａは第１０図のように直線
になり、入力信号に対して一定の増幅率しか得ら
れない。
性、即ちゲート電圧（VG）−ソース・ドレイン間
飽和電流（IDSS）特性Ａは第１０図のように直線
になり、入力信号に対して一定の増幅率しか得ら
れない。
そのため従来のFETを増幅素子に用いた場合
は、非線型増幅回路や非線型のフイードバツク回
路を付加しないと、入力信号のゲインが小さい時
には該ICの出力ゲインが低下し、入力信号のゲ
インが大きい時には該ICの性能が飽和して、入
力信号に対するダイナミツク・レンジが狭まり、
完全な機能を果たせないという問題が生ずる。
は、非線型増幅回路や非線型のフイードバツク回
路を付加しないと、入力信号のゲインが小さい時
には該ICの出力ゲインが低下し、入力信号のゲ
インが大きい時には該ICの性能が飽和して、入
力信号に対するダイナミツク・レンジが狭まり、
完全な機能を果たせないという問題が生ずる。
上記問題点の解決は、チヤネル領域のキヤリア
濃度が、ゲート幅方向に沿つて異なる本発明によ
る電界効果型トランジスタ、及びチヤネルが形成
される領域の深さが、ゲート幅方向に沿つて異な
る本発明による電界効果トランジスタ、或いは収
束イオンビームを用いるイオン注入法によりチヤ
ネル領域のキヤリア濃度をゲート幅方向に沿つて
変化せしめる工程を有する本発明による電界効果
トランジスタの製造方法、及び収束イオンビーム
を用いるイオン注入法によりチヤネルが形成され
る領域の深さをゲート幅方向に沿つて変化せしめ
る工程を有する本発明による電界効果トランジス
タの製造方法によつて達成される。
濃度が、ゲート幅方向に沿つて異なる本発明によ
る電界効果型トランジスタ、及びチヤネルが形成
される領域の深さが、ゲート幅方向に沿つて異な
る本発明による電界効果トランジスタ、或いは収
束イオンビームを用いるイオン注入法によりチヤ
ネル領域のキヤリア濃度をゲート幅方向に沿つて
変化せしめる工程を有する本発明による電界効果
トランジスタの製造方法、及び収束イオンビーム
を用いるイオン注入法によりチヤネルが形成され
る領域の深さをゲート幅方向に沿つて変化せしめ
る工程を有する本発明による電界効果トランジス
タの製造方法によつて達成される。
即ち本発明は、収束イオンビームを用いるマス
ク・レスのイオン注入技術により、FETのチヤ
ネル領域のキヤリア濃度及び深さの分布の一方若
しくは両方をゲート幅方向に沿つて複数段に或い
は連続的に変化せしめることによつて、ピンチオ
フ電圧の異なる複数のFETが並列に接続された
のと等価になし、ゲートに印加される入力信号の
ゲインが低い時は該並列に接続されたと見做され
る総てのFETが導通状態を維持してトータルの
コンダクタンスが大きくなり、また入力信号のゲ
インが高い時は該並列に接続されたと見做される
FETの一部のみが導通状態を維持し他は遮断状
態になつてトータルのコンダクタンスが低下す
る。かくて本発明においては、所望の非線型増幅
機能を備えたFETが提供されるので、本発明の
FETを用いることによりアナログICの入力信号
に対するダイナミツクレンジを拡大せしめること
が出来る。
ク・レスのイオン注入技術により、FETのチヤ
ネル領域のキヤリア濃度及び深さの分布の一方若
しくは両方をゲート幅方向に沿つて複数段に或い
は連続的に変化せしめることによつて、ピンチオ
フ電圧の異なる複数のFETが並列に接続された
のと等価になし、ゲートに印加される入力信号の
ゲインが低い時は該並列に接続されたと見做され
る総てのFETが導通状態を維持してトータルの
コンダクタンスが大きくなり、また入力信号のゲ
インが高い時は該並列に接続されたと見做される
FETの一部のみが導通状態を維持し他は遮断状
態になつてトータルのコンダクタンスが低下す
る。かくて本発明においては、所望の非線型増幅
機能を備えたFETが提供されるので、本発明の
FETを用いることによりアナログICの入力信号
に対するダイナミツクレンジを拡大せしめること
が出来る。
以下本発明を図に示す実施例により、具体的に
説明する。
説明する。
第１図は第１の実施例の構造を模式的に示す平
面図ａ、Ａ−Ａ矢視断面図ｂ、Ｂ−Ｂ矢視断面図
ｃ及びチヤネル領域のキヤリア濃度分布図ｄ、第
２図及び第３図のａ乃至ｅは同第１の実施例の製
造方法を示す異なる方向の工程断面図、第４図は
収束イオンビームによるイオン注入装置の模式側
断面図、第５図は第２の実施例の構造を模式的に
示す平面図ａ、Ａ−Ａ矢視断面図ｂ及びＢ−Ｂ矢
視断面図ｃ、第６図及び第７図は同第２の実施例
の製造方法を示す異なる方向の工程断面図、第８
図は上記実施例のFETにおけるVG−IDSS特性図で
ある。
面図ａ、Ａ−Ａ矢視断面図ｂ、Ｂ−Ｂ矢視断面図
ｃ及びチヤネル領域のキヤリア濃度分布図ｄ、第
２図及び第３図のａ乃至ｅは同第１の実施例の製
造方法を示す異なる方向の工程断面図、第４図は
収束イオンビームによるイオン注入装置の模式側
断面図、第５図は第２の実施例の構造を模式的に
示す平面図ａ、Ａ−Ａ矢視断面図ｂ及びＢ−Ｂ矢
視断面図ｃ、第６図及び第７図は同第２の実施例
の製造方法を示す異なる方向の工程断面図、第８
図は上記実施例のFETにおけるVG−IDSS特性図で
ある。
全図を通じ同一対象物は同一符号で示す。
第１図はチヤネル領域の深さを一定とし、キヤ
リア濃度をゲート幅方向に沿つて３段階に変化せ
しめたGaAsFETにおける一実施例を模式的に示
す平面図ａ、Ａ−Ａ矢視断面図ｂ、Ｂ−Ｂ矢視断
面図ｃ、及びチヤネル領域のキヤリア濃度分布図
ｄである。
リア濃度をゲート幅方向に沿つて３段階に変化せ
しめたGaAsFETにおける一実施例を模式的に示
す平面図ａ、Ａ−Ａ矢視断面図ｂ、Ｂ−Ｂ矢視断
面図ｃ、及びチヤネル領域のキヤリア濃度分布図
ｄである。
同図において、１は半絶縁性GaAs基板、２は
キヤリア濃度１×1017程度の第１のｎ型チヤネル
領域、２ｂはキヤリア濃度２×1017程度の第２の
ｎ型チヤネル領域、２ｃはキヤリア濃度３×1017
程度の第３のｎ型チヤネル領域、３は例えばタン
グステン・シリサイド（WSi2）よりなるゲート
電極、４はキヤリア濃度1018〜1019程度のn+型ソ
ース電極、５はキヤリア濃度1018〜1019程度のn+
型ドレイン領域、６は金・ゲルマニウム／金
（AuGe／Au）よりなるソース電極、７は同じく
ドレイン領域を示す。
キヤリア濃度１×1017程度の第１のｎ型チヤネル
領域、２ｂはキヤリア濃度２×1017程度の第２の
ｎ型チヤネル領域、２ｃはキヤリア濃度３×1017
程度の第３のｎ型チヤネル領域、３は例えばタン
グステン・シリサイド（WSi2）よりなるゲート
電極、４はキヤリア濃度1018〜1019程度のn+型ソ
ース電極、５はキヤリア濃度1018〜1019程度のn+
型ドレイン領域、６は金・ゲルマニウム／金
（AuGe／Au）よりなるソース電極、７は同じく
ドレイン領域を示す。
かかる構造において、一例としてゲート幅WG
は18μｍ程度、第１、第２、第３のｎ型チヤネル
領域の幅WC1，WC2，WC3、は各6μｍ程度、ゲー
ト長LGは１〜2μｍ程度に設定される。
は18μｍ程度、第１、第２、第３のｎ型チヤネル
領域の幅WC1，WC2，WC3、は各6μｍ程度、ゲー
ト長LGは１〜2μｍ程度に設定される。
上記実施例の構造は、例えば第２図及び第３図
のａ乃至ｅに示す工程により形成される。
のａ乃至ｅに示す工程により形成される。
即ち先ず第２図及び第３図のａに示すように、
半絶縁性GaAs基板１面の第１、第２、第３のチ
ヤネル領域２ａ，２ｂ，２ｃを形成する領域に収
束イオンビームの走査により、例えば60KeV程
度の一定の加速エネルギーで、異なるドーズ量で
シリコン（Si+）をイオン注入する。各領域に対
するドーズ量は、例えば２ａの領域が２×1012cm
-2程度、２ｂの領域が３×1012cm-2程度、２ｃの
領域が４×1012cm-2程度である。
半絶縁性GaAs基板１面の第１、第２、第３のチ
ヤネル領域２ａ，２ｂ，２ｃを形成する領域に収
束イオンビームの走査により、例えば60KeV程
度の一定の加速エネルギーで、異なるドーズ量で
シリコン（Si+）をイオン注入する。各領域に対
するドーズ量は、例えば２ａの領域が２×1012cm
-2程度、２ｂの領域が３×1012cm-2程度、２ｃの
領域が４×1012cm-2程度である。
なお上記収束イオンビームによるイオン注入方
法には例えば第４図に示すように、液体イオン源
２１、イオン引出し電極２２、コンデンサレンズ
２３、イオン分別用磁石（質量分析手段）２４、
ビーム収束用静電レンズ２５、ビーム偏向電極２
６、ステージ２７によつて主として構成され（２
８は試料、IBはイオンビーム）、最小0.1μｍ程度
のビームスポツト径が得られる注入装置が用いら
れ、イオン注入に際しては２ａ，２ｂ，２ｃの領
域をSiのイオンビームによつてそれぞれ異なる速
度で走査することにより、それぞれに上記のよう
に異なつたドーズ量のSiが注入される。
法には例えば第４図に示すように、液体イオン源
２１、イオン引出し電極２２、コンデンサレンズ
２３、イオン分別用磁石（質量分析手段）２４、
ビーム収束用静電レンズ２５、ビーム偏向電極２
６、ステージ２７によつて主として構成され（２
８は試料、IBはイオンビーム）、最小0.1μｍ程度
のビームスポツト径が得られる注入装置が用いら
れ、イオン注入に際しては２ａ，２ｂ，２ｃの領
域をSiのイオンビームによつてそれぞれ異なる速
度で走査することにより、それぞれに上記のよう
に異なつたドーズ量のSiが注入される。
なおこのように隣接した領域の注入量を変える
ことは、従来のマスクによる選択注入技術では不
可能である。
ことは、従来のマスクによる選択注入技術では不
可能である。
次いで通常の蒸着手段及びリソグラフイー手段
を用い、第２図及び第３図のｂに示すように、前
記チヤネル領域２ａ，２ｂ，２ｃ上にその配設方
向に沿つてWSi2よりなるゲート電極３を形成す
る。
を用い、第２図及び第３図のｂに示すように、前
記チヤネル領域２ａ，２ｂ，２ｃ上にその配設方
向に沿つてWSi2よりなるゲート電極３を形成す
る。
次いで第２図及び第３図のｃに示すようにレジ
スト膜８及びゲート電極３をマスクにし、
175KeV、１×1013cm-2程度の条件で通常のマス
ク注入法によるSiのイオン注入を行いn+型ソース
領域４及びn+型ドレイン領域５を形成する。
スト膜８及びゲート電極３をマスクにし、
175KeV、１×1013cm-2程度の条件で通常のマス
ク注入法によるSiのイオン注入を行いn+型ソース
領域４及びn+型ドレイン領域５を形成する。
次いで第２図及び第３図のｄに示すように、該
基板上を0.1μｍ程度の厚さの窒化アルミニウム
（AlN）膜９で覆つてAsの蒸発を防止しながら該
基板を950℃程度で５秒程度熱処理し、上記チヤ
ネル領域２ａ，２ｂ，２ｃ及びソース、ドレイン
領域４，５を活性化する。
基板上を0.1μｍ程度の厚さの窒化アルミニウム
（AlN）膜９で覆つてAsの蒸発を防止しながら該
基板を950℃程度で５秒程度熱処理し、上記チヤ
ネル領域２ａ，２ｂ，２ｃ及びソース、ドレイン
領域４，５を活性化する。
次いでAlN膜９を除去した後、通常通り該基
板上にSiO2膜１０を形成し、該SiO2膜１０上に
レジスト膜１１を形成し、該レジスト膜１１にフ
オトプロセスによりソース電極及びドレイン電極
パターンに対応する開孔１２を形成し、ウエツ
ト・エツチングを行つて上記開孔１２下部の
SiO2膜１０を除去する方法により、第２図及び
第３図のｅに示すようにゲート電極３上に該ゲー
ト電極３とソース電極及びドレイン電極との間隔
に相当する庇部を有するレジスト・マスク１１１
を形成し、通常の蒸着法によりソース領域４及び
ドレイン領域５上にAuGe／Auよりなるソース
電極６及びドレイン電極７をそれぞれ形成する。
板上にSiO2膜１０を形成し、該SiO2膜１０上に
レジスト膜１１を形成し、該レジスト膜１１にフ
オトプロセスによりソース電極及びドレイン電極
パターンに対応する開孔１２を形成し、ウエツ
ト・エツチングを行つて上記開孔１２下部の
SiO2膜１０を除去する方法により、第２図及び
第３図のｅに示すようにゲート電極３上に該ゲー
ト電極３とソース電極及びドレイン電極との間隔
に相当する庇部を有するレジスト・マスク１１１
を形成し、通常の蒸着法によりソース領域４及び
ドレイン領域５上にAuGe／Auよりなるソース
電極６及びドレイン電極７をそれぞれ形成する。
次いでリフトオフ法によりレジスト・マスク１
１１上のAuGe／Au膜を該レジスト・マスク１
１１と共に除去し、レジスト・マスク１１１下部
のSiO2膜１０をウエツト・エツチング手段によ
り除去することによつて、第１図ａ，ｂ，ｃに示
す異なるキヤリア濃度のチヤネル領域２ａ，２
ｂ，２ｃを有するGaAsFETが形成される。
１１上のAuGe／Au膜を該レジスト・マスク１
１１と共に除去し、レジスト・マスク１１１下部
のSiO2膜１０をウエツト・エツチング手段によ
り除去することによつて、第１図ａ，ｂ，ｃに示
す異なるキヤリア濃度のチヤネル領域２ａ，２
ｂ，２ｃを有するGaAsFETが形成される。
第５図はチヤネル領域のキヤリア濃度を一定と
し、深さをゲート幅方向に沿つて３段階に変化せ
しめたGaAsFETにおける第２の実施例の構造を
模式的に示す平面図ａ、Ａ−Ａ矢視断面図ｂ、Ｂ
−Ｂ矢視断面図ｃである。
し、深さをゲート幅方向に沿つて３段階に変化せ
しめたGaAsFETにおける第２の実施例の構造を
模式的に示す平面図ａ、Ａ−Ａ矢視断面図ｂ、Ｂ
−Ｂ矢視断面図ｃである。
図において、１０２ａは深さ500Å程度の第１
のｎ型チヤネル領域、１０２ｂは深さ750Å程度
の第２のｎ型チヤネル領域、１０２ｃは深さ1000
Å程度の第３のｎ型チヤネル領域を示す。キヤリ
ア濃度は全チヤネル領域共、例えば１×1017cm-3
程度とする。その他の構造は第１の実施例と同様
である。
のｎ型チヤネル領域、１０２ｂは深さ750Å程度
の第２のｎ型チヤネル領域、１０２ｃは深さ1000
Å程度の第３のｎ型チヤネル領域を示す。キヤリ
ア濃度は全チヤネル領域共、例えば１×1017cm-3
程度とする。その他の構造は第１の実施例と同様
である。
該第２の実施例に示すチヤネル構造は第６図及
び第７図に示す工程断面図のように、半絶縁性
GaAs基板１面の第１、第２、第３のチヤネル領
域１０２ａ，１０２ｂ，１０２ｃを形成する領域
に、異なる加速エネルギーを有する収束イオンビ
ームの走査により、例えば４×1012cm-2程度の一
定ドーズ量のSi+をイオン注入することによつて
形成される。この際の加速エネルギーは、第１の
チヤネル領域１０２ａに対しては50KeV、第２
のチヤネル領域１０２ｂに対しては75KeV、第
３のチヤネル領域１０２ｃに対しては100KeV程
度に設定される。
び第７図に示す工程断面図のように、半絶縁性
GaAs基板１面の第１、第２、第３のチヤネル領
域１０２ａ，１０２ｂ，１０２ｃを形成する領域
に、異なる加速エネルギーを有する収束イオンビ
ームの走査により、例えば４×1012cm-2程度の一
定ドーズ量のSi+をイオン注入することによつて
形成される。この際の加速エネルギーは、第１の
チヤネル領域１０２ａに対しては50KeV、第２
のチヤネル領域１０２ｂに対しては75KeV、第
３のチヤネル領域１０２ｃに対しては100KeV程
度に設定される。
そして以後前記第２図及び第３図のｂ乃至ｅに
示す工程を経て、第５図に示す第２の実施例の
GaAsFETが形成される。
示す工程を経て、第５図に示す第２の実施例の
GaAsFETが形成される。
上記第１、第２の実施例に示したGaAsFETに
おけるピンチオフ電圧は、第１のチヤネル領域が
0V近傍、第２のチヤネル領域が1.5〜2V程度、第
３のチヤネル領域が３〜4V程度となる。従つて
ゲート電圧がそれぞれのピンチオフ電圧を超えた
時点でコンダクタンスが低下し、第６図に示す特
性図のように屈曲した直線よりなるVG−IDSSが得
られる。
おけるピンチオフ電圧は、第１のチヤネル領域が
0V近傍、第２のチヤネル領域が1.5〜2V程度、第
３のチヤネル領域が３〜4V程度となる。従つて
ゲート電圧がそれぞれのピンチオフ電圧を超えた
時点でコンダクタンスが低下し、第６図に示す特
性図のように屈曲した直線よりなるVG−IDSSが得
られる。
なお上記実施例においてはチヤネル領域を３種
のキヤリア濃度或いは深さの異なる領域に形成し
たが、本発明はチヤネル領域のキヤリア濃度或い
は深さを更に多種に変える際、及び連続的に変え
る際にも適用される。
のキヤリア濃度或いは深さの異なる領域に形成し
たが、本発明はチヤネル領域のキヤリア濃度或い
は深さを更に多種に変える際、及び連続的に変え
る際にも適用される。
従つて本発明によれば、更に屈曲点の覆い直線
よりなるVG−IDSS特性を持つたFET及び曲線状の
VG−IDSS特性を持つたFETが形成出来る。
よりなるVG−IDSS特性を持つたFET及び曲線状の
VG−IDSS特性を持つたFETが形成出来る。
またキヤリア濃度と深さを共に変える際にも適
用され、これによつて更に要求に合つたVG−IDSS
特性が得られる。
用され、これによつて更に要求に合つたVG−IDSS
特性が得られる。
なおまた本発明はGaAsに限らず、他の−
族化合物半導体よりなるFETには勿論、シリコ
ンFETにも適用される。
族化合物半導体よりなるFETには勿論、シリコ
ンFETにも適用される。
以上説明のように本発明によれば、用途に応じ
て任意の非直線性のVG−IDSS特性を有するFET即
ちゲート電圧に応じてコンダクタンスが変わる非
線型の増幅機能を持つたFETを提供することが
可能になる。
て任意の非直線性のVG−IDSS特性を有するFET即
ちゲート電圧に応じてコンダクタンスが変わる非
線型の増幅機能を持つたFETを提供することが
可能になる。
従つて本発明はスイング幅の大きい入力信号を
扱うアナログIC等の回路構成を簡略化し、その
集積度を向上せしめるうえに極めて有効である。
扱うアナログIC等の回路構成を簡略化し、その
集積度を向上せしめるうえに極めて有効である。
第１図は本発明のGaAsFETにおける第１の実
施例の構造を模式的に示す平面図ａ、Ａ−Ａ矢視
断面図ｂ及びＢ−Ｂ矢視断面図ｃ及びチヤネル領
域のキヤリア濃度分布図ｄ、第２図及び第３図の
ａ乃至ｅは同第１の実施例の製造方法を示す異な
る方向の工程断面図、第４図は収束イオンビーム
によるイオン注入装置の模式側断面図、第５図は
第２の実施例の構造を模式的に示す平面図ａ、Ａ
−Ａ矢視断面図ｂ及びＢ−Ｂ矢視断面図ｃ、第６
図及び第７図は同第２の実施例の製造方法を示す
異なる方向の工程断面図、第８図は上記実施例の
FETにおけるVG−IDSS特性図、第９図は従来の
GaAsFETの構造を模式的に示す平面図ａ、Ａ−
Ａ矢視断面図ｂ及びＢ−Ｂ矢視断面図ｃ、第１０
図従来のFETのVG−IDSS特性図である。 図において、１は半絶縁性GaAs基板、２ａ，
２ｂ，２ｃはキヤリア濃度の異なる第１、第２、
第３のｎ型チヤネル領域、３はゲート電極、４は
n+型ソース領域、５はn+型ドレイン領域、６は
ソース電極、７はドレイン電極、WGはゲート幅、
１０２ａ，１０２ｂ，１０２ｃは深さの異なる第
１、第２、第３のｎ型チヤネル領域、を示す。
施例の構造を模式的に示す平面図ａ、Ａ−Ａ矢視
断面図ｂ及びＢ−Ｂ矢視断面図ｃ及びチヤネル領
域のキヤリア濃度分布図ｄ、第２図及び第３図の
ａ乃至ｅは同第１の実施例の製造方法を示す異な
る方向の工程断面図、第４図は収束イオンビーム
によるイオン注入装置の模式側断面図、第５図は
第２の実施例の構造を模式的に示す平面図ａ、Ａ
−Ａ矢視断面図ｂ及びＢ−Ｂ矢視断面図ｃ、第６
図及び第７図は同第２の実施例の製造方法を示す
異なる方向の工程断面図、第８図は上記実施例の
FETにおけるVG−IDSS特性図、第９図は従来の
GaAsFETの構造を模式的に示す平面図ａ、Ａ−
Ａ矢視断面図ｂ及びＢ−Ｂ矢視断面図ｃ、第１０
図従来のFETのVG−IDSS特性図である。 図において、１は半絶縁性GaAs基板、２ａ，
２ｂ，２ｃはキヤリア濃度の異なる第１、第２、
第３のｎ型チヤネル領域、３はゲート電極、４は
n+型ソース領域、５はn+型ドレイン領域、６は
ソース電極、７はドレイン電極、WGはゲート幅、
１０２ａ，１０２ｂ，１０２ｃは深さの異なる第
１、第２、第３のｎ型チヤネル領域、を示す。
Claims (1)
- 【特許請求の範囲】 １ チヤネル領域のキヤリア濃度が、ゲート幅方
向に沿つて異なることを特徴とする電界効果トラ
ンジスタ。 ２ チヤネルが形成される領域の深さが、ゲート
幅方向に沿つて異なることを特徴とする電界効果
トランジスタ。 ３ 収束イオンビームを用いるイオン注入法によ
りチヤネル領域のキヤリア濃度をゲート幅方向に
沿つて変化せしめる工程を有することを特徴とす
る電界効果トランジスタの製造方法。 ４ 収束イオンビームを用いるイオン注入法によ
りチヤネルが形成される領域の深さをゲート幅方
向に沿つて変化せしめる工程を有することを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22152484A JPH0228254B2 (ja) | 1984-10-22 | 1984-10-22 | Denkaikokatoranjisutaoyobisonoseizohoho |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22152484A JPH0228254B2 (ja) | 1984-10-22 | 1984-10-22 | Denkaikokatoranjisutaoyobisonoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199381A JPS6199381A (ja) | 1986-05-17 |
| JPH0228254B2 true JPH0228254B2 (ja) | 1990-06-22 |
Family
ID=16768059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22152484A Expired - Lifetime JPH0228254B2 (ja) | 1984-10-22 | 1984-10-22 | Denkaikokatoranjisutaoyobisonoseizohoho |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228254B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153817A (ja) * | 1986-12-17 | 1988-06-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5206531A (en) * | 1990-03-19 | 1993-04-27 | Lockheed Sanders, Inc. | Semiconductor device having a control gate with reduced semiconductor contact |
| JP2509743Y2 (ja) * | 1990-08-28 | 1996-09-04 | 矢崎総業株式会社 | コネクタ |
| JP2573753B2 (ja) * | 1991-04-01 | 1997-01-22 | 矢崎総業株式会社 | コネクタ |
| DE69510298T2 (de) | 1994-10-27 | 2000-02-17 | Sumitomo Electric Industries, Ltd. | Verbinderanordnung |
-
1984
- 1984-10-22 JP JP22152484A patent/JPH0228254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6199381A (ja) | 1986-05-17 |
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