JPH08203923A

JPH08203923A - 半導体素子及びその製造方法

Info

Publication number: JPH08203923A
Application number: JP841795A
Authority: JP
Inventors: Masaaki Ito; 昌章伊東
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-01-23
Filing date: 1995-01-23
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】ショートチャネル効果を抑制し、オン抵抗を
低減する。、【構成】ソース電極２４ａとドレイン電極２４ｂ間に
電圧を印加することによって、ｎ⁺層領域２３ａから２
３ｂへ電子が流れる。ゲート電極２５に印加する電圧を
制御して、ｎ層領域２２の空乏層の広がりが制御され、
チャネルの厚みが変化してドレイン電極２４ａとソース
電極２４ｂとの間に流れる電流が制御される。ｎ⁺層領
域２３ａからｎ⁺層領域２３ｂにかけてｎ層領域２２が
階段状に浅くしてあるので、ｎ層領域２２のソース領域
付近の抵抗は小さく、ドレイン領域付近の抵抗は大きく
なる。そのため、短チャネル効果が抑制されるととも
に、ドレインコンダンタンスｇ_dを小さく抑えることが
でき、飽和特性が良好になる。ソース領域付近の抵抗が
小さくなるため、オン抵抗（Ｒ_on）を増加させるない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子及びその製
造方法に関するものであり、特にゲート電極直下のチャ
ネル膜厚又は不純物濃度をソース領域からドレイン領域
にかけて階段状、又は緩やかに小さく又は濃度を薄くす
る半導体素子及びその製造方法に関するものである。

【０００２】

【従来の技術】一般に、ＧａＡｓ等の化合物半導体素子
は、電子移動度が大きいために高速化が図れるために使
用されている。この化合物半導体素子の高性能化とし
て、ゲート長の短縮が揚げられるが、以下(I),(II),(II
I)のような短チャネル効果を引き起こす。 (I) 閾値電圧がシフトする。 (II) チャネルコンダクタンスｇ_mが低下する。 (III) ドレインコンダクタンスｇ_dが大きくなる。この短チャネル効果を抑制する方法として、以下の方法
（１）〜（３）がある。

【０００３】（１）ＦＥＴのチャネルの直下にｐ層領域
を設けて、ソース領域とドレイン領域のオーミック接触
用の高濃度のｎ⁺領域間のリークパスを遮断する。（２）ゲート電極とドレイン電極の間の抵抗層を高抵抗
とする。（３）チャネルの膜厚を薄膜化する（ゲート長をＬ，チ
ャネル厚ａとすると、Ｌ／ａ≧３〜５とする）。上記（１）〜（３）の方法は、全てゲート電極直下の活
性層が、（ａ）同一キャリア濃度（ｂ）基板の深さ方向の厚みａが一定である。図２は、（１）〜（３）に基づく化合物半導体
素子のＦＥＴの構造である。図３（ａ）〜（ｂ）はＦＥ
Ｔのドレイン電流特性を示す図であり、同図（ａ）は
（１）〜（３）を実施する前のＦＥＴのものであり、同
図（ｂ）は（１）〜（３）を実施した図２のＦＥＴのも
のである。

【０００４】図２の構造においては、ＦＥＴはドレイン
電極５ｂ近傍のゲート電極６が接触していない薄膜のｎ
層領域３ｂとｐ層領域２とにより図３（ａ）〜（ｂ）に
示すように、ドレインコンダクタンスｇ_dが小さくな
り、飽和線の傾きがほぼ０となり、飽和特性が改善され
る。しかし、ドレイン電極５ｂ側のｎ層領域３ｂでは、
その薄膜による高抵抗分だけＲ_on抵抗が増大することに
なる。このＲ_on抵抗が増大すると、このような構造のＦ
ＥＴを増幅器に用いた場合等において、図２に示すドレ
イン電流と負荷抵抗による直線（負荷線）との交点の電
圧が大きくなり、低電源での使用時に振幅の幅がとりに
くいという問題がある。すなわち、チャネル領域の薄膜
化すると、ショートチャネル効果の抑制ができ、飽和特
性が改善されるが、Ｒ_on抵抗が増大するという問題があ
り、薄膜化と低抵抗化とは、トレードオフの関係があ
る。また、ゲート電極６の直下の活性層３ａの薄層化も
非常に短いゲート長さ（〜Ｌ_g０．１μｍ）となる場合
には、作製に限界がある。図４は、従来の化合物半導体
ＦＥＴの製造方法を示す製造工程図である。

【０００５】以下、図４を参照しつつ、従来の化合物半
導体ＦＥＴの製造方法（１）〜（３）を説明する。（１）図４（ａ）の工程フォトリソグラフィ及びイオン注入法により、Ｓｉなど
のｎ型の不純物を半絶縁性ＧａＡｓ基板１１にイオン注
入して、ｎ層領域３を形成する。（２）図４（ｂ）の工程フォトリソグラフィ及びイオン注入法により、Ｓｉなど
のｎ型の不純物を高濃度に注入して、オーミック接触用
のｎ⁺層領域４ａ、４ｂを形成する。その後、活性化の
ためのアニールを行う。（３）図４（ｃ）の工程ソース電極５ａ、ドレイン電極５ｂを形成して、その
後、ゲート電極６を形成する。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
化合物半導体素子及びその製造方法においては、次のよ
うな課題があった。ゲート直下のチャネル領域となるｎ
層領域３がソース電極５ａからドレイン電極５ｂ方向に
かけて、そのチャネル厚み、濃度分布が一定であるた
め、ｎ層領域３を薄膜化するとソース抵抗、ドレイン抵
抗が高くなるという問題点がある。その一方、ソース抵
抗とドレイン抵抗を下げる方向にｎ層領域３の膜厚を設
定すると、ドレインコンダクタンスが高くなり、短いチ
ャネル効果を起こしやすいという問題点があった。

【０００７】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基板にチャネル領域、ソース領域、
及びドレイン領域と、前記ソース領域上にソース電極と
前記ドレイン領域上にドレイン電極と、前記チャネル領
域上ゲート電極とを、備えた半導体素子において、以下
の構成にしている。すなわち、前記チャネル領域は、前
記ソース領域から前記ドレイン領域にかけて、緩やか又
は階段状に厚みを薄くしている。第６の発明は、半絶縁
性基板にチャネル領域、ソース領域、及びドレイン領域
と、前記チャネル領域上にゲート電極と、前記ソース領
域上にソース電極と、前記ドレイン領域上にドレイン電
極とを、備えた半導体素子の製造方法において、以下の
工程を順に施す。すなわち、チャネル領域形成領域上を
除く前記半絶縁性基板にチャネル領域形成用レジストを
形成する工程と、前記チャネル形成領域の前記半絶縁性
基板上に、斜め蒸着法又はＥＣＲ法により、ソース側か
らドレイン側にかけて階段状又は緩やかに高くなり、イ
オン注入時のイオンの飛程距離を制御する絶縁膜を形成
する工程と、前記チャネル形成用レジスト及び前記絶縁
膜を用いて、前記半絶縁性基板にイオン注入法により、
不純物をイオン注入して、前記チャネル領域を形成する
工程とを、順に施す。

【０００８】

【作用】第１の発明によれば、以上のように半導体素子
を構成したので、ソース側からドレイン側にかけてチャ
ネル領域の厚みを薄くしたので、ソース側では抵抗が低
く、ドレイン側では抵抗が高くなりドレインコンダンタ
ンスが低減する。そのために、短チャネル効果及びオン
抵抗を増大を抑制する。第６の発明によれば、チャネル
形成用レジスト及び絶縁膜を用いて、基板にイオン注入
法により、不純物をイオン注入する。この時、不純物イ
オンの飛程距離が絶縁膜により制御されて、ソース側か
らドレイン側にかけて半絶縁性基板内で表面から階段状
に浅くなる。そのため、チャネル領域がソース側からド
レイン側にかけて階段状に厚みが薄くなる。従って、前
記課題を解決できるのである。

【０００９】

【実施例】第１の実施例図１は、本発明の第１の実施例の半導体素子を示す図で
ある。この半導体素子が従来の半導体素子と異なる点
は、チャネル領域の厚みをソース領域からドレイン領域
にかけて階段状に薄く変化させたことである。この半導
体素子は、半絶縁性ＧａＡｓ基板２１に形成されてい
る。半絶縁性ＧａＡｓ基板２１のソース領域とドレイン
領域とにはオーミックコンタクトをとるためにｎ⁺層領
域２３ａ、２３ｂがそれぞれ形成されている。ｎ⁺層領
域２３ａと２３ｂとの間は、ソース領域側のｎ⁺層領域
２３ａからドレイン領域側のｎ⁺層領域２３ｂｂにかけ
て、階段状に厚みが浅くなるチャネル領域であるｎ層領
域２２が形成されている。ソース領域側のｎ⁺層領域２
３ａ上には、ＡｕＧｅ／Ｎｉ／Ａｕで構成されたソース
電極２４ａが形成されている。ドレイン領域側のｎ⁺層
領域２３ｂ上には、ＡｕＧｅ／Ｎｉ／Ａｕなどで構成さ
れたソース電極２４ｂが形成されている。ｎ層領域２２
上には、Ｔｉ／Ｐｔ／Ａｕ等で構成され、ｎ層領域２２
とショットキー接触するようにゲート電極２５が形成さ
れている。以下、図１の半導体素子の動作の説明をす
る。ソース電極２４ａとドレイン電極２４ｂ間に電圧を
印加することによって、ｎ⁺層領域２３ａから２３ｂへ
電子が流れる。この時、ゲート電極２５に印加する電圧
を制御することにより、ｎ層領域２２の空乏層の広がり
が制御され、チャネルの厚みが変化してドレイン電極２
４ａとソース電極２４ｂとの間に流れる電流が制御され
る。ソース領域側ののｎ⁺層領域２３ａからドレイン領
域のｎ⁺層領域２３ｂにかけてｎ層領域２２が階段状に
薄くなっているので、ｎ層領域２２のソース領域付近の
抵抗は小さく、ドレイン領域に近付くにつれて抵抗は階
段状に大きくなる。このように、ドレイン領域の付近の
抵抗が大きくなるために、短チャネル効果が抑制される
とともに、ドレインコンダンタンスｇ_dを小さく抑える
ことができ、飽和特性が良好になる。また、ソース領域
付近の抵抗が小さくなるため、オン抵抗（Ｒ_on）を増加
させることがない。

【００１０】以上のように、本第１の実施例では、以下
の利点がある。（１）ｎ層領域２２の厚みをソース領域からドレイン領
域にかけて、階段状に薄くしたので、オン抵抗を増加さ
せることなく、ドレインコンダクタンスを小さく抑える
ことができ、飽和特性の良好な特性が得られる。（２）ゲート電極直下のｎ層領域２２のみの改良なの
で、化合物半導体素子を小さくすることができる（一般
にオン抵抗（Ｒ_on）を小さくするには、図１のような半
導体素子を並列に接続することによって実現できるが、
この場合には化合物半導体素子が大きくなる）。

【００１１】第２の実施例図５は、本発明の第２の実施例の半導体素子を示す図で
ある。本第２の実施例の半導体素子が従来の化合物半導
体素子と異なる点は、チャネル領域の厚みを基板をリセ
スエッチングすることにより、ソース領域からドレイン
領域にかけて階段状に薄くしたことである。この化合物
半導体素子は、半絶縁性ＧａＡｓ基板３１に形成されて
いる。半絶縁性ＧａＡｓ基板３１のソース領域とドレイ
ン領域はオーミックコンタクトをとるためのｎ⁺層領域
３３ａ、３３ｂが形成されている。ｎ⁺層領域３３ａと
３３ｂとの間はチャネル領域であるｎ層領域３２が形成
されている。ｎ層領域３２上の半絶縁性ＧａＡｓ基板３
１の表面は、ソース領域側からドレイン領域側にかけて
ｎ層領域３２が階段状に薄くなるようにエッチングされ
ている。ｎ⁺層領域３３ａと３３ｂ上には、それぞれオ
ーミックコンタクトをとるためのソース電極３４ａと３
４ｂがそれぞれ形成されている。ｎ層領域３２上にはゲ
ート電極３５が形成されている。図５の半導体素子と図
１の半導体素子は、ｎ層領域４２の厚みをソース側から
ドレイン側にかけて階段状に薄くなるようにした点では
共通なので、図５の半導体素子は図１の半導体素子と同
様に動作して、共通の利点がある。以上説明したよう
に、本第２の実施例では、半絶縁性ＧａＡｓ基板３１の
表面をエッチングすることによりｎ層領域３２の厚みを
ソース側からドレイン側にかけて薄くなるように構成し
たので、第１の実施例と同様の利点がある。

【００１２】第３の実施例図６は、本発明の第３の実施例の半導体素子を示す図で
ある。この半導体素子が従来の半導体素子と異なる点
は、ｎ層領域を上下にＰ層領域又は絶縁層によりサンド
ィッチ状に挟み、上下のＰ層領域又は絶縁層をソース側
からドレイン側にかけて階段状に厚くすることにより、
ｎ層領域をソース側からドレイン側にかけて階段状に浅
くなるように厚みを変化したことである。この化合物半
導体素子は、半絶縁性ＧａＡｓ基板４１に形成されてい
る。半絶縁性ＧａＡｓ基板４１のソース領域とドレイン
領域はオーミックコンタクトをとるためのｎ⁺層領域４
３ａ、４３ｂが形成されている。ｎ⁺層領域４３ａと４
３ｂとの間はチャネル領域であるｎ層領域４２が形成さ
れている。ｎ層領域４２の上下には、ソース側からドレ
イン側にかけて階段状に厚みが厚くなるＰ層領域又は絶
縁層４４、４５が形成されている。ｎ層領域４２は、ソ
ース側からドレイン側にかけて階段状に浅くなってい
る。ｎ⁺層領域４３ａと４３ｂ上には、それぞれオーミ
ックコンタクトをとるためのソース電極４４ａと４４ｂ
がそれぞれ形成されている。ｎ層領域４２上にはゲート
電極４７が形成されている。図６の半導体素子と図１の
半導体素子は、ｎ層領域４２の厚みをソース領域からド
レイン領域にかけて階段状に薄くなるようにした点では
共通なので、図６の半導体素子は図１の半導体素子と同
様に動作して、共通の利点がある。さらに、ｎ層領域４
２はサンドイッチ状にＰ層領域又は絶縁層４４、４５に
よって挟まれてするので、それらのジャンクションにお
けるポテンシャル障壁によって電子の封じ込め効果が発
揮される。以上説明したように、本第３の実施例では、
ｎ層領域４２をソース側からドレイン側にかけて深くな
るＰ層領域又は絶縁層４４、４５によって挟んだので、
第１の実施例と同様の利点がある上に、電子の封じ込め
効果がある。

【００１３】図１の半導体素子の製造方法（Ｉ）図７（ａ）〜（ｄ）は、図１の半導体素子の製造方法を
示す一実施例の製造工程図である。以下、図を参照しつ
つ本発明の実施例の半導体素子の製造方法を説明をす
る。（１）図７（ａ）の工程フォトリソグラフィにより、レジストの塗布、露光・現
像を行い、ＧａＡｓ半絶縁性基板５１のｎ層形成予定領
域上にｎ層形成用レジスト５２を形成する。その後、電
子ビーム蒸着法、ＥＣＲ法等によりＳｉＯ₂、ＳｉＮ、
ＳｉＯ_xＮ_y等（以下、ＳｉＯとして説明する）のイオ
ン注入用のマスク材料を蒸着角度を段階的に数回変化さ
せながら、ｎ層形成用レジスト５２をマスクとして繰り
返し蒸着する。この時、蒸着角度によりｎ層形成予定領
域上にイオン注入時の飛程距離制御用のＳｉＯ５３が、
ソース側からドレイン側にかけて階段状（各ステップの
膜厚が２０〜３０ｎｍ）に高く形成される。次に、イオ
ン注入法により、エネルギー１００〜１５０ＫｅＶ、３
×１０¹⁷ｃｍ^-3の濃度で、半絶縁性ＧａＡｓ基板５１に
対してｎ型のＳｉをイオン注入する。（２）図７（ｂ）の工程Ｓｉのイオン注入の際に、ＳｉＯ５３がソース側からド
レイン側にかけて階段状に浅くなっているので、Ｓｉの
イオンの飛程距離がソース側からドレイン側にかけて半
絶縁性基板５１表面から階段状に浅くなり、ｎ層領域５
４がソース側からドレイン側にかけて階段状に浅くな
る。ＳｉＯ５３をエッチングして除去した後、ｎ層形成
用レジスト５２を除去する。（３）図７（ｃ）の工程フォトリソグラフィにより、ソース領域及びドレイン領
域以外の領域にレジストを形成した後、このレジストを
マスクとして高濃度のＳｉをイオン注入して、ソース領
域／ドレイン領域にオーミックコンタクト用のｎ⁺層領
域５５ａ、５５ｂを形成する。その後、レジストを除去
する。次に、リフトオフ法により、ＡｕＧｅ／Ｎｉ／Ａ
ｕなどの金属を蒸着して、ｎ⁺層領域５５ａ上にソース
電極５６ａ、ｎ⁺層領域５５ｂ上にドレイン電極５６ｂ
を形成する。次に、リフトオフ法によってＴｉ／Ｐｔ／
Ａｕによりゲート電極５７を形成する。以上の工程を経
ることにより、図１のＧａＡｓＦＥＴが製造される。以
上説明したように、本実施例によれば、ＳｉＯ等のパタ
ーンとして任意の蒸着角度及び任意の蒸着膜厚を設定で
きるので、イオンの飛程距離を正確に制御できて、様々
な階段状のｎ層領域５４が形成できるという利点があ
る。

【００１４】図１の半導体素子の製造方法（２）図８（ａ）〜（ｃ）は、図１の半導体素子の製造方法を
示す他の実施例の製造工程図である。以下、図８（ａ）
〜（ｃ）を参照しつつ、図１の半導体素子の製造方法の
説明をする。（１）図８（ａ）の工程フォトリソグラフィ、及びイオン注入法によりＳｉのｎ
型の不純物を３×１０¹⁷／ｃｍ^-3の濃度で注入して、ｎ
層領域６２を形成する。次に、ソース領域及びドレイン
領域にｎ⁺層領域６３ａ、６３ｂを形成した後、リフト
オフ法によりソース電極６４ａ、ドレイン電極６４ｂを
形成する。フォトリソグラフィによりｎ層領域６２以外
の半絶縁性ＧａＡｓ基板６１上に、ゲー電極形成用レジ
スト５５を形成する。その後、電子ビーム蒸着法、ＥＣ
Ｒ法等により、ＳｉＯ、ＳｉＮ、ＳｉＯｘＮｙなどの材
料を蒸着角度（ソース側から、徐々に基板に近付く角
度）を変化させながら数回繰り返し蒸着して、ソース側
からドレイン側にかけて高くなり、階段状のイオン注入
の飛程距離を制御するＳｉＯ６６を形成する。次に、Ｓ
ｉＯ６６をマスクとして、イオン注入法によりＣ⁺など
のＳｉドナーを補償するアクセプタイオンをエネルギー
３０〜１００ＫｅＶ、５×１０¹⁶〜３×１０¹⁷ｃｍ^-3の
濃度で深くイオン注入する。（２）図８（ｂ）の工程Ｃ⁺イオンは、エネルギーによりｎ層領域６２の深い領
域まで飛程するが、階段状のＳｉＯ６６により制御され
るために、その飛程距離がソース側からドレイン側にか
けて半絶縁性ＧａＡｓ基板６１表面から階段状に浅くな
る。その結果、ｎ層領域６２は、Ｃ⁺イオンによって補
償されて、補償された領域はＰ層領域又は絶縁層とな
り、ｎ層領域６２は、ソース側からドレイン側にかけて
階段状に浅くなる。（３）図８（ｃ）の工程ＳｉＯ６６をウェットエッチング法又はドライエッチン
グ法により除去したのち、リフトオフ法により、Ｔｉ／
Ｐｔ／Ａｕなどによりゲート電極６７を形成する。以上
の工程を経ることにより、図１に示すＧａＡｓＦＥＴが
形成される。以上説明したように、本実施例によれば、
ゲート電極形成用レジスト６５をもとに、ＳｉＯ₂等を
任意の蒸着角度、任意の膜厚を設定できるので、ゲート
直下のｎ層領域６２を階段状に形成できる利点がある。

【００１５】図１の半導体素子の製造方法（３）図９（ａ）〜（ｅ）は、図１の半導体素子の製造方法の
他の実施例を示す製造工程図である。以下、図９（ａ）
〜（ｅ）を参照しつつ、図１の半導体素子の製造方法の
説明をする。（１）図９（ａ）の工程フォトリソグラフィ、及びイオン注入法により、半絶縁
性ＧａＡｓ基板７１にＳｉをイオン不純物を注入して、
ｎ層領域７２を形成する。その後、蒸着法、スパッタ
法、ＣＶＤ法などにより、Ｗ（タングステン）、ＷＳ
ｉ、Ｍｏ等のアニールの際に溶解しない耐熱性金属７３
を半絶縁性ＧａＡｓ基板７１の全面に形成する。その
後、フォトリソグラフィによりゲート電極形成用レジス
ト７４を形成する。（２）図９（ｂ）の工程電子ビーム蒸着法、ＥＣＲ法等により、ＳｉＯ、Ｓｉ
Ｎ、ＳｉＯｘＮｙなどの材料を蒸着角度（基板に対し
て、ソース側から徐々に角度を水平方向に傾けて行く）
を変化させながら数回繰り返し蒸着して、ソース側から
ドレイン側に向かって階段状に高くなり、イオンの飛程
距離を制御するＳｉＯ７５が形成される。その後、イオ
ン注入法により、エネルギー１００〜１５０ＫｅＶ、３
×１０¹⁷ｃｍ^-3の濃度でＳｉを深くイオン注入する。

【００１６】（３）図９（ｃ）の工程ＳｉＯ７５が階段状であるため、Ｓｉのイオン注入時の
飛程距離が制御され、ｎ層領域７２がソース側からドレ
イン側にかけて階段状に浅くなる。その後、ウェットエ
ッチング法又はドライエッチング法によりＳｉＯ７５を
除去する。Ｎｉなどのイオン注入阻止能力の高い金属７
６を、ゲート電極形成用マスク７４を用いて蒸着リフト
オフ法により形成する。（４）図９（ｄ）の工程ゲート電極形成用レジスト７４を除去し、Ｎｉ等の金属
７６をエッチングマスクとしてドライエッチング法によ
り、耐熱性金属７３をエッチングしてゲート電極７７を
形成する。次に、フォトリソグラフィにより、ｎ⁺マス
ク用レジスト７８を形成して、このｎ⁺マスク用レジス
ト７８、及び金属７６をマスクとして、Ｓｉのイオン注
入法により、セルフアライン的にｎ⁺層領域７９ａ、７
９ｂを形成する。レジスト７８を除去する。

【００１７】（５）図９（ｅ）の工程Ｎｉ等の金属７６をウェットエッチングし、アニールに
よりｎ層領域７２、ｎ⁺層領域７９ａ、７９ｂを活性化
する。その後、蒸着法、フォトリソグラフィ、及びドラ
イエッチング法によりオーミック電極としてのソース電
極８０ａとドレイン電極８０ｂを形成する。以上の工程
を経ることにより、図１に示す半導体素子の製造を完了
する。以上説明したように、本実施例によれば、セルフ
アライン型の耐熱性ゲートプロセスにおいて、任意の階
段状のｎ層領域７２が形成できるという利点がある。図１と同様の構造の半導体素子の製造方法図１０（ａ）〜（ｃ）は、図１と同様の構造の半導体素
子の製造方法を示す製造工程図である。以下、図１０
（ａ）〜（ｃ）を参照しつつ、図１と同様の構造の半導
体素子の製造方法の説明をする。

【００１８】（１）図１０（ａ）の工程フォトリソグラフィ、及びイオン注入法により、半絶縁
性ＧａＡｓ基板９１にＳｉの不純物を注入して、チャネ
ル領域としてのｎ層領域９２を形成する。その後、蒸着
法、スパッタ法、ＣＶＤ法などにより、Ｗ（タングステ
ン）、ＷＳｉ、Ｍｏ等のアニールの際に溶解しない耐熱
性金属９３を半絶縁性ＧａＡｓ基板９１の全面に形成す
る。その後、フォトリソグラフィによりｎ層形成用レジ
スト９４を形成する。電子ビーム蒸着法、ＥＣＲ法等に
より、ＳｉＯ、ＳｉＮ、ＳｉＯｘＮｙなどの材料を蒸着
角度（基板に対してソース領域の方向から徐々に角度を
水平方向に傾けて行く）を変化させながら数回繰り返し
蒸着して、ソース側からドレイン側に向かって階段状に
高くなり、飛程距離制御用のＳｉＯ９５を形成する。次
に、イオン注入法によりＣ⁺などのＳｉドナーを補償す
るアクセプタイオンをエネルギー３０〜１００ＫｅＶ、
５×１０¹⁶〜３×１０¹⁷ｃｍ^-3の濃度で深くイオン注入
する。

【００１９】（２）図１０（ｂ）の工程Ｃ⁺のイオン注入によりｎ層領域９２が補償されて、ｎ
層領域９２がソース側からドレイン側にかけて階段状に
浅くなるとともに、ｎ層領域９２の下層にＰ層領域又は
絶縁層９６が形成される。ＳｉＯ９５を除去した後、ゲ
ート電極形成用レジスト９４を用いて、Ｎｉなどのイオ
ン注入阻止能力の高い金属９７をリフトオフ法により形
成する。（３）図１０（ｃ）の工程金属９７をマスクとして耐熱性金属９３をエッチングし
てゲート電極９８を形成する。Ｓｉのイオン注入法によ
り、セルフアライン的にｎ⁺層領域９９ａ、９９ｂを形
成する。その後、Ｎｉ等の金属９７をウェットエッチン
グし、アニールによりｎ層領域９２、ｎ⁺層領域９９
ａ、９９ｂを活性化する。その後、蒸着法、フォトリソ
グラフィ、及びドライエッチング法によりオーミック電
極としてのソース電極１００ａとドレイン電極１００ｂ
を形成する。以上の工程を経ることにより、図１に示す
半導体素子の製造を完了する。以上説明したように、本
実施例によれば、任意の階段状のｎ層領域９２の下に短
チャネル効果に強いＰ層領域又は絶縁層９６を形成でき
るという利点がある。図５の半導体素子の製造方法（１）図１１（ａ）〜（ｅ）は、図５の半導体素子の製造方法
を示す製造工程図である。以下、図１１（ａ）〜（ｅ）
を参照しつつ、図５の半導体素子の製造方法の説明をす
る。

【００２０】（１）図１１（ａ）の工程フォトリソグラフィ、及びイオン注入法により、半絶縁
性ＧａＡｓ基板１０１にＳｉをイオン注入して、チャネ
ル領域としてのｎ層領域１０２、及びオーミック接触用
のｎ⁺層領域１０３ａ、１０３ｂを形成する。その後、
スパッタ法、フォトリソグラフィ、及び反応性イオンエ
ッチングによりオーミックコンタクトをとるソース電極
１０４ａ及びドレイン電極１０４ｂを形成する。次に、
フォトリソグラフィにより、ｎ層形成用レジスト１０５
を形成する。（２）図１１（ｂ）の工程電子ビーム蒸着法、ＥＣＲ法等により、ＳｉＯ、Ｓｉ
Ｎ、ＳｉＯｘＮｙなどの材料を蒸着角度（基板に対して
ドレイン側から徐々に角度を水平方向に傾けて行く）を
変化させながら数回繰り返し蒸着して、ソース側に向か
って階段状に高くなるＳｉＯ１０６を形成する。

【００２１】（３）図１１（ｃ）の工程ｎ層形成用レジスト１０５をマスクとして、半絶縁性Ｇ
ａＡｓ基板１０１をドライッチングする。（４）図１１（ｄ）の工程ＳｉＯ１０６をドライエッチングし、また半絶縁性Ｇａ
Ａｓ基板１０１をドライエッチングすることを繰り返し
行う。この時、ＳｉＯ１０６の形状が階段状であるた
め、半絶縁性ＧａＡｓ基板１０１の表面が階段状のリセ
スエッチング形状となり、ｎ層領域１０２がソース側か
らドレイン側にかけて浅くなる。残されたＳｉＯ１０６
及びｎ層形成用レジスト１０５を除去する。（５）図１１（ｅ）の工程リフトオフ法によりゲート電極１０７を形成する。以上
の工程を経ることにより、図５に示す半導体素子が製造
される。以上説明したように、本実施例によれば、リセ
スゲートエッチングのマスク材であるＳｉＯ₂等の材料
をドライエッチングを併用しているので階段状たけでな
く緩やかなリセス形状が形成され、グラデュアルなｎ層
領域１０２が形成できるという利点がある。

【００２２】図５の半導体素子の製造方法（２）図１２（ａ）〜（ｄ）は、図５の半導体素子の製造方法
の他の実施例を示す製造工程図である。以下、図１２
（ａ）〜（ｄ）を参照しつつ、図５の半導体素子の製造
方法の説明をする。（１）図１２（ａ）の工程フォトリソグラフィ、及びイオン注入法により、半絶縁
性ＧａＡｓ基板１１１にＳｉをイオン注入して、チャネ
ル領域としてのｎ層領域１１２、及びオーミック接触用
のｎ⁺層領域１１３ａ、１１３ｂを形成する。その後、
スパッタ法、フォトリソグラフィ、及び反応性イオンエ
ッチングによりオーミックコンタクトをとるソース電極
１１４ａ及びドレイン電極１１４ｂを形成する。次に、
フォトリソグラフィにより、ゲート電極形成用レジスト
１１５を形成する。（２）図１２（ｂ）の工程ゲート電極形成用レジスト１１５をエッチングマスクと
して、半絶縁性ＧａＡｓ基板１１１のリセスエッチング
を行う。その後、電子ビーム蒸着法、ＥＣＲ法等によ
り、ＳｉＯ、ＳｉＮ、ＳｉＯｘＮｙなどの材料をドレイ
ン側から斜め蒸着して、ＳｉＯ１１６を形成する。

【００２３】（３）図１２（ｃ）の工程ＳｉＯ１１６の材料とｎ層形成用レジスト１１５をマス
クとして、さらにリセスエッチング、ＳｉＯなどの材料
の斜め蒸着角度を変化させながら、ＳｉＯ１１６を順次
蒸着、リセスエッチングを繰り返すことによりソース側
からドレインにかけて階段状に低くなるリセス形状を得
る。（４）図１２（ｄ）の工程ゲート電極形成用レジスト１１５を用いて、リフトオフ
法によりゲート電極１１７を形成する。以上の工程を経
ることにより、図５に示す半導体素子の製造を完了す
る。以上説明したように、本実施例によれば、ＳｉＯ₂
等の蒸着されたパターンとリセスゲートエッチングのみ
なので、簡便なプロセスで形成できるという利点があ
る。

【００２４】図６の半導体素子の製造方法（１）図１３（ａ）〜（ｄ）は、図６の半導体素子の製造方法
の他の実施例を示す製造工程図である。以下、図１３
（ａ）〜（ｄ）を参照しつつ、図６の半導体素子の製造
方法の説明をする。（１）図１３（ａ）の工程フォトリソグラフィ、及びイオン注入法により、半絶縁
性ＧａＡｓ基板１３１にＳｉをイオン注入して、チャネ
ル領域としてのｎ層領域１３２、オーミック接触用のＮ
⁺領域１３４ａ、１３４ｂを形成する。その後、スパッ
タ法、フォトリソグラフィ、及び反応性イオンエッチン
グによりオーミックコンタクトをとるソース電極１３５
ａ及びドレイン電極１３５ｂを形成する。その後、電子
ビーム蒸着法、ＥＣＲ法等により、ＳｉＯ、ＳｉＮ、Ｓ
ｉＯｘＮｙなどを蒸着角度を変化させながら数回繰り返
し蒸着して、Ｃ⁺をイオン注入してｎ層領域１３２をソ
ース側からドレイン側にかけて浅くするとともに、ｎ層
領域１３２下にソース側からドレイン側にかけて深くな
るＰ層領域又は絶縁層１３３を形成する。フォトリソグ
ラフィより、ｎ層形成用レジスト１３６を形成する。（２）図１３（ｂ）の工程電子ビーム蒸着法、ＥＣＲ法等により、ＳｉＯ、Ｓｉ
Ｎ、ＳｉＯｘＮｙなどの材料を蒸着角度（基板に対して
ドレイン領域の方向から徐々に角度を水平方向に傾けて
行く）を変化させながら数回繰り返し蒸着して、ドレイ
ン側からソース側にかけて階段状に高くなり、飛程距離
制御用のＳｉＯ１３５が形成される。次に、イオン注入
法により、エネルギー１０ｋｅＶ、１×１０¹⁶〜５×１
０¹⁶ｃｍ^-3の濃度でＣ⁺イオンを浅く注入する。この
時、Ｃ⁺イオンの飛程距離は、ＳｉＯ１３６により制御
されて、半絶縁性ＧａＡｓ基板１３１表面でソース側か
らドイレン側にかけて深くなる。

【００２５】（３）図１３（ｃ）の工程ウェットエッチング法又はドライエッチング法によりＳ
ｉＯ１３７を除去する。ｎ層領域１３２がＣ⁺イオンに
より補償されて、半絶縁性ＧａＡｓ基板１３１の表面に
おいて、ソース側からドレイン側にかけて階段状に浅く
なるとともに、ｎ層領域１３２上にＰ層領域又は絶縁層
１３８が形成される。（４）図１３（ｄ）の工程リフトオフ法により、ゲート電極１３９を形成する。以
上の工程を経ることにより、図６に示す半導体素子の製
造を完了する。以上説明したように、本実施例によれ
ば、通常のプレーナ又はリセス型ＦＥＴにおいて、半絶
縁性ＧａＡｓ基板中にチャネルの上下の層に斜めＰ層を
設けているので、チャネル中の電子の閉じ込め効果の斜
めｎ層領域が形成できる利点がある。

【００２６】図６の半導体素子の製造方法（２）図１４（ａ）〜（ｄ）は、図６の半導体素子の製造方法
の他の実施例を示す製造工程図である。以下、図１４
（ａ）〜（ｄ）を参照しつつ、図６の半導体素子の製造
方法の説明をする。（１）図１４（ａ）の工程図１０（ａ）及び（ｂ）の工程と同様にして、半絶縁性
ＧａＡｓ基板１５１にソース側からドレイン側にかけて
階段状に浅くなるｎ層領域１５２及びｎ層領域１５２の
下層にソース側からドレイン側にかけて階段状に深くな
るＰ層領域又は絶縁層１５３、耐熱性金属１５４、ゲー
ト電極形成用レジスト１５５を形成する。（２）図１４（ｂ）の工程電子ビーム蒸着法、ＥＣＲ法等により、ＳｉＯ、Ｓｉ
Ｎ、ＳｉＯｘＮｙなどの材料を蒸着角度（基板に対して
ドレイン領域の方向から徐々に角度を水平方向に傾けて
行く）を変化させながら数回繰り返し蒸着して、ソース
側からドレイン側にかけて階段状に高くなる飛程距離制
御用のＳｉＯ１５６を形成する。次に、イオン注入法に
より、１×１０¹⁶〜５×１０¹⁶ｃｍ^-3の濃度でＣ⁺イオ
ンを浅く注入する。この時、Ｃ⁺イオンの飛程距離は、
ＳｉＯ１５６により制御されて、半絶縁性ＧａＡｓ基板
１５１表面でソース側からドイレン側にかけて深くな
る。

【００２７】（３）図１４（ｃ）の工程ウェットエッチング法又はドライエッチング法によりＳ
ｉＯ１５６を除去する。ｎ層領域１５２がＣ⁺イオンに
より補償されて、半絶縁性ＧａＡｓ基板１５１の表面に
おいて、ソース側からドレイン側にかけて階段状に浅く
なるとともに、ｎ層領域１５２上にＰ層領域又は絶縁層
１５７が形成される。リフトオフ法により、Ｎｉなどの
金属１５８を形成する。（４）図１４（ｄ）の工程金属１５８をマスクとして、ゲート材料１５４をエッチ
ングして、ゲート電極１５９を形成する。その後、金属
１５８をマスクとしてイオン注入して、セルフアライメ
ント的にｎ⁺層領域１６０ａ、１６０ｂを形成する。レ
ジストを除去して、アニールによりｎ層領域１５２、ｎ
⁺層領域１６０ａ、１６０ｂを活性化する。その後、蒸
着法、フォトリソグラフィ、及びドライエッチング法に
よりオーミック電極としてのソース電極１６１ａとドレ
イン電極１６１ｂを形成する。以上の工程を経ることに
より、図６に示す半導体素子の製造を完了する。以上説
明したように、本実施例によれば、セルフアライメント
型の耐熱性のゲトＦＥＴで半絶縁性ＧａＡｓ基板中にチ
ャネル領域の上下層に斜めＰ層領域を設けることでチャ
ネル中の電子の封じ込め効果の高い斜めｎ層が形成で
き、さらにゲートとチャネル間の距離を任意に制御でき
るという利点がある。本発明は、上記実施例に限定され
ず種々の変形例がある。その変形例としては例えば次の
ようなものがある。

【００２８】（１）本実施例では、化合物半導体基板
を用いたがシリコン基板上に形成するＭＥＳＦＥＴであ
ってもよい。（２）半絶縁性基板としてＧａＡｓ基板を用いたがＩ
ｎＰ基板を用いてもよい。（３）Ｓｉを補償するイオンとしてＣ⁺を用いたが、
Ｍｇ、プロトンなどであってもよい。（４）本実施例では、ＭＥＳＦＥＴ構造の半導体素子
を例としたがＨＥＭＴ構造のものであってもよい。（５）ｎ層領域は階段状でなくても、緩やかに厚みが
変化してもよい。（６）ｎ層領域の濃度が、ソース側からドレイン側に
かけて階段状または緩やかに薄くなるように変化するよ
うにしても同様の利点がある。（７）ＳｉＯなどを斜め蒸着法又またはＥＣＲ法によ
って形成する場合に、蒸着する角度を連続的に徐々に変
化することにより、緩らかに厚みが変化するようにして
もよい。

【００２９】

【発明の効果】以上詳細に説明したように、第１〜第１
３の発明によれば、チャネル領域をソース側からドレイ
ン側にかけて階段状又は緩やかに厚み又は不純物の濃度
を変化させたので、短チャネル効果、及び飽和特性の改
善及びオン抵抗（Ｒ_on）の増大の抑制を実現することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体素子を示す図で
ある。

【図２】従来の化合物半導体のＦＥＴを示す図である。

【図３】ドレイン電流特性を示す図である。

【図４】従来の化合物半導体のＦＥＴの製造方法を示す
製造工程図である。

【図５】本発明の第２の実施例の半導体素子を示す図で
ある。

【図６】本発明の第３の実施例の半導体素子を示す図で
ある。

【図７】図１の半導体素子の製造方法を示す製造工程図
である。

【図８】図１の半導体素子の製造方法を示す製造工程図
である。

【図９】図１の半導体素子の製造方法を示す製造工程図
である。

【図１０】図１と同様の構造の半導体素子の製造方法を
示す製造工程図である。

【図１１】図５の半導体素子の製造方法を示す製造工程
図である。

【図１２】図５の半導体素子の製造方法を示す製造工程
図である。

【図１３】図６の半導体素子の製造方法を示す製造工程
図である。

【図１４】図６の半導体素子の製造方法を示す製造工程
図である。

【符号の説明】

２１，３１，４１，５１，６１，７１半絶
縁性基板９１，１０１，１１１，１３１，１５１半絶
縁性基板２２，３２，４２，５４，６２，７２ｎ層
領域９２，１０２，１１２，１２２ｎ層
領域２３ａ，２３ｂ，３３ａ，３３ｂ，４３ａｎ⁺
層領域４３ｂ，５５ａ，５５ｂ，６３ａ，６３ｂｎ⁺
層領域７９ａ，７９ｂ，９８ａ，９８ｂ，１０３ａｎ⁺
層領域１０３ｂ，１１３ａ，１１３ｂ，１３４ａｎ⁺
層領域１３４ｂ，１６０ａ，１６０ｂｎ⁺
層領域４４，４５，１３３，１３８，１５３，１５７Ｐ層
領域２４ａ，３４ａ，４６ａ，５６ａ，６４ａソー
ス電極８０ａ，９９ａ，１０４ａ，１１４ａ，１３５ａソー
ス電極１６１ａソー
ス電極２４ｂ，３４ｂ，４６ｂ，５６ｂ，６４ｂドレ
イン電極８０ｂ，９９ｂ，１０４ｂ，１１４ｂ，１３５ｂドレ
イン電極１６１ａドレ
イン電極２５，３５，４７，５７，６７，７７，９７ゲー
ト電極１０７，１１７，１３９ゲー
ト電極５２，７４，９４，１０５，１３６ｎ層
形成用レジスト６５，１１５，１５５ゲート
電極形成用レジスト５３，６６，７５，９５，１０６，１１６Ｓｉ
Ｏ１３７，１５６Ｓｉ
Ｏ

Claims

【特許請求の範囲】

【請求項１】基板にチャネル領域、ソース領域、及び
ドレイン領域と、前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極と、前記チャネル領域上ゲート電極とを、備えた半導体素子において、前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状
又は緩やかに厚みを薄くした、ことを特徴とする半導体素子。
【請求項２】基板にチャネル領域、ソース領域、及び
ドレイン領域と、前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極と、前記チャネル領域上にゲート電極とを、備えた半導体素子において、前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状
又は緩やかに不純物の濃度を薄くした、ことを特徴とする半導体素子。
【請求項３】前記チャネル領域上の前記基板の表面の
形状が、前記ソース領域から前記ドレイン領域にかけて階段状又
は緩やかにした、ことを特徴とする請求項１記載の半導体素子。
【請求項４】前記基板は、半絶縁性の化合物半導体基板であり、前記チャネル領域は、ｎ型の不純物で構成し、前記ソース領域及びドレイン領域は、前記高濃度のｎ型の不純物で構成し、前記ソース電極及び前記ドレイン電極は、前記ソース領域及び前記ドレイン領域とそれぞれオーミ
ック接触し、前記ゲート電極は、前記チャネル領域とショットキー接触するようにした、ことを特徴とする請求項１、２、又は３記載の半導体素
子。
【請求項５】前記チャネル領域は、その上下の絶縁層又はＰ層領域によってサンドイッチ状
に挟んだ、ことを特徴とする請求項４記載の半導体素子。
【請求項６】基板にチャネル領域、ソース領域、及び
ドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極とを、備えた半導体素子の製造方法において、チャネル領域形成領域上を除く前記基板にチャネル領域
形成用レジストを形成する工程と、前記チャネル形成領域の前記基板上に、斜め蒸着法又は
ＥＣＲ法により、ソース側からドレイン側にかけて階段
状又は緩やかに高くなり、イオン注入時のイオンの飛程
距離を制御する絶縁膜を形成する工程と、前記チャネル形成用レジスト及び前記絶縁膜を用いて、
前記基板にイオン注入法により、不純物をイオン注入し
て前記チャネル領域を形成する工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項７】基板にチャネル領域、ソース領域、及び
ドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極とを、備えた半導体素子の製造方法において、チャネル形成領域に不純物領域、前記ソース領域、前記
ドレイン領域、及び前記ソース電極とドレイン電極とを
形成した後、チャネル領域上を除く前記基板にチャネル
領域形成用レジストを形成する工程と、前記チャネル形成領域の前記基板上に、斜め蒸着法又は
ＥＣＲ法により、ソース側からドレイン側にかけて階段
状、又は緩やかに高く又は低くなり、イオン注入時のイ
オンの飛程距離を制御する絶縁膜を形成する工程と、前記基板にイオン注入法により、前記不純物領域の不純
物を補償する不純物を、前記絶縁膜がドレイン側の方が
高ければ前記不純物領域の下層を補償するために深く、
ドレイン側の方が低ければ前記不純物領域の上層を補償
するために浅くイオン注入して、前記チャネル領域を形
成する工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項８】基板にチャネル領域、ソース領域、及び
ドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上
にドレイン電極とを、備えた半導体素子の製造方法において、前記チャネル領域を形成した後、耐熱性金属を全面に形
成する工程と、前記基板にゲート電極形成用レジストを形成する工程
と、前記チャネル領域上の前記基板上に、斜め蒸着法又はＥ
ＣＲ法により、ソース側からドレイン側にかけて階段状
又は緩やかに高くなり、イオン注入時のイオンの飛程距
離を制御する絶縁膜を形成する工程と、前記ゲート電極形成用レジスト及び前記絶縁膜を用い
て、前記基板にイオン注入法により、前記チャネル領域
と同じ型の不純物を深くイオン注入する工程と、前記ゲート電極形成用レジストを用いて、イオン注入阻
止能の高い金属をパターニングする工程と、前記前記金属をマスクとして、前記耐熱用の金属をエッ
チングする工程と、前記金属をマスクとして高濃度の不純物イオンを注入し
て、前記ソース領域とドレイン領域とを形成する工程
と、アニールして、前記チャネル領域、ソース領域、及びド
レイン領域を活性化する工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項９】基板にチャネル領域、ソース領域、及び
ドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極とを、備えた半導体素子の製造方法において、チャネル形成領域に不純物領域を形成した後、耐熱性金
属を全面に形成する工程と、前記基板にゲート電極形成用レジストを形成する工程
と、前記チャネル形成領域の前記基板上に、斜め蒸着法又は
ＥＣＲ法により、ソース側からドレイン側にかけて階段
状、又は緩やかに高く又は低くなり、イオン注入時のイ
オンの飛程距離を制御する絶縁膜を形成する工程と、前記基板にイオン注入法により、前記不純物領域の不純
物を補償する不純物を前記絶縁膜がドレイン側の方が高
ければ前記不純物領域の下層を補償するために深く、ド
レイン側の方が低ければ前記不純物領域の上層を補償す
るために浅くイオン注入して、前記チャネル領域を形成
する工程と、前記ゲート電極形成用レジストを用いて、イオン注入阻
止能の高い金属をパターニングする工程と、前記前記金属をマスクとして、前記耐熱用の金属をエッ
チングする工程と、前記金属をマスクとして高濃度の不純物イオンを注入し
て、前記ソース領域とドレイン領域を形成する工程と、アニールして、前記チャネル領域、ソース領域、及びド
レイン領域を活性化する工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項１０】基板にチャネル領域、ソース領域、及
びドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極とを、備えた半導体素子の製造方法において、前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記ソース電極とドレイン電極とを形成した
後、チャネル領域上を除く前記基板にチャネル領域形成
用レジストを形成する工程と、前記チャネル領域の前記基板上に、斜め蒸着法又はＥＣ
Ｒ法により、ソース側からドレイン側にかけて階段状、
又は緩やかに低くなる絶縁膜を形成する工程と、前記絶縁膜及び前記基板をエッチングする工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項１１】基板にチャネル領域、ソース領域、及
びドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上
にドレイン電極とを、備えた半導体素子の製造方法において、チャネル形成領域に不純物領域、前記ソース領域、前記
ドレイン領域、及び前記ソース電極とドレイン電極とを
形成した後、前記チャネル領域上を除く前記基板にチャ
ネル領域形成用レジストを形成する工程と、前記チャネル領域の前記基板上に、斜め蒸着法又はＥＣ
Ｒ法により、前記基板のエッチングをマスクする第１の
絶縁膜を形成する工程と、前記チャネル形成用レジスト及び前記第１の絶縁膜をマ
スクとして、前記基板をエッチングする工程と、斜め蒸着法又はＥＣＲ法により、前記第１の絶縁膜より
もドレイン側に第２の絶縁膜を形成する工程と、前記チ
ャネル領域形成用レジスト及び前記第１、第２の絶縁膜
をマスクとして、前記基板をエッチングする工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項１２】基板にチャネル領域、ソース領域、及
びドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上
にドレイン電極とを、備えた半導体素子の製造方法において、チャネル形成領域に不純物領域、前記ソース領域、前記
ドレイン領域、及び前記ソース電極とドレイン電極とを
形成した後、前記チャネル領域上を除く前記基板にチャ
ネル領域形成用レジストを形成する工程と、前記チャネル形成領域の前記基板上に、斜め蒸着法又は
ＥＣＲ法により、ソース側からドレイン側にかけて階段
状又は緩やかに高く又は低くなり、イオン注入時のイオ
ンの飛程距離を制御する第１の絶縁膜を形成する工程
と、前記基板にイオン注入法により、前記不純物領域の不純
物を補償する不純物を前記第１の絶縁膜のドレイン側の
方が高ければ前記不純物領域の下層を補償するために深
く、ドレイン側の方が低ければ前記不純物領域の上層を
補償するために浅くイオン注入する工程と、前記第１の絶縁膜を除去した後、前記チャネル領域の前
記基板上に、斜め蒸着法又はＥＣＲ法により、前記第１
の絶縁膜とは逆の方向に、イオン注入時のイオンの飛程
距離を制御する第２の絶縁膜を形成する工程と、前記基板にイオン注入法により、前記不純物領域の不純
物を補償する不純物を前記イオン注入とは逆の深さにイ
オン注入して、前記チャネル領域を形成する工程とを、順に施すことを特徴とする半導体素子の製造方法。
【請求項１３】基板にチャネル領域、ソース領域、及
びドレイン領域と、前記チャネル領域上にゲート電極と、前記ソース領域上にソース電極と、前記ドレイン領域上
にドレイン電極とを、備えた半導体素子の製造方法において、チャネル形成領域に不純物領域を形成した後、耐熱性金
属を全面に形成する工程と、前記チャネル形成領域上を除く前記基板にゲート電極形
成用レジストを形成する工程と、前記チャネル形成領域の前記基板上に、斜め蒸着法又は
ＥＣＲ法により、ソース側からドレイン側にかけて階段
状又は緩やかに高く又は低くなり、イオン注入時のイオ
ンの飛程距離を制御する第１の絶縁膜を形成する工程
と、前記基板にイオン注入法により、前記不純物領域の不純
物を補償する不純物を前記第１の絶縁膜がドレイン側の
方が高ければ前記不純物領域の下層を補償するために深
く、ドレイン側の方が低ければ前記不純物領域の上層を
補償するために浅くイオン注入する工程と、前記第１の絶縁膜を除去した後、前記チャネル領域の前
記基板上に、斜め蒸着法又はＥＣＲ法により、前記第１
の絶縁膜とは逆の方向に、イオン注入時のイオンの飛程
距離を制御する第２の絶縁膜を形成する工程と、前記基板にイオン注入法により、前記不純物領域の不純
物を補償する不純物を前記イオン注入とは逆の深さにイ
オン注入して、前記チャネル領域を形成する工程と、前記ゲート電極形成用レジストを用いて、イオン注入阻
止能の高い金属をパターニングする工程と、前記金属をマスクとして、前記耐熱用の金属をエッチン
グして前記ゲート電極を形成する工程と、前記金属をマスクとして高濃度の不純物イオンを注入し
て、前記ソース領域とドレイン領域とを形成する工程
と、アニールして、前記チャネル領域、ソース領域、及びド
レイン領域を活性化する工程とを、順に施すことを特徴とする半導体素子の製造方法。