JP2000150540A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2000150540A JP2000150540A JP10325084A JP32508498A JP2000150540A JP 2000150540 A JP2000150540 A JP 2000150540A JP 10325084 A JP10325084 A JP 10325084A JP 32508498 A JP32508498 A JP 32508498A JP 2000150540 A JP2000150540 A JP 2000150540A
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Abstract
(57)【要約】
【課題】 ゲート長が短い高周波用デバイスにおいて、
再現性良く、高周波信号の歪を低減することが可能な高
周波用電界効果トランジスタを提供する。 【解決手段】 高周波用電界効果トランジスタのゲート
フィンガ方向に活性領域のキャリア濃度や実効膜厚が異
なるように形成し、ゲートフィンガ方向のＶｐを変え
て、高周波信号の低歪化を図る。
再現性良く、高周波信号の歪を低減することが可能な高
周波用電界効果トランジスタを提供する。 【解決手段】 高周波用電界効果トランジスタのゲート
フィンガ方向に活性領域のキャリア濃度や実効膜厚が異
なるように形成し、ゲートフィンガ方向のＶｐを変え
て、高周波信号の低歪化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波用の電界効
果トランジスタに関し、特に、高周波信号の歪みを低減
した電界効果トランジスタに関する。
果トランジスタに関し、特に、高周波信号の歪みを低減
した電界効果トランジスタに関する。
【０００２】
【従来の技術】近年の通信方式のデジタル化、チャネル
数の増大に伴い、これら通信システムに用いられる高周
波用の電界効果トランジスタ（以下「ＦＥＴ」とい
う。）には、高周波信号の低歪化が強く要求される。一
般に、ＦＥＴを高効率で動作させるには、ゲート電極に
バイアスを印加した時のドレイン電流（Ｉｄ）が、最大
ドレイン電流（ゲート電極にバイアスを印加しない場合
の電流）の数％程度の電流値となるように、言い換えれ
ば、ゲートバイアス電圧（Ｖｇ）がピンチオフ電圧（Ｖ
ｐ）の近傍になるように設定される。
数の増大に伴い、これら通信システムに用いられる高周
波用の電界効果トランジスタ（以下「ＦＥＴ」とい
う。）には、高周波信号の低歪化が強く要求される。一
般に、ＦＥＴを高効率で動作させるには、ゲート電極に
バイアスを印加した時のドレイン電流（Ｉｄ）が、最大
ドレイン電流（ゲート電極にバイアスを印加しない場合
の電流）の数％程度の電流値となるように、言い換えれ
ば、ゲートバイアス電圧（Ｖｇ）がピンチオフ電圧（Ｖ
ｐ）の近傍になるように設定される。
【０００３】
【発明が解決しようとする課題】このようなバイアス条
件でＦＥＴを動作させると、ゲート電極への高周波信号
の入力が比較的低いレベルにおいて、ゲート入力電圧は
Ｖｐに達する。ゲート入力電圧がＶｐに達する近傍では
相互コンダクタンス（ｇｍ）が急激に変化するため、高
周波出力信号の歪が発生し、信号が劣化するという問題
があった。
件でＦＥＴを動作させると、ゲート電極への高周波信号
の入力が比較的低いレベルにおいて、ゲート入力電圧は
Ｖｐに達する。ゲート入力電圧がＶｐに達する近傍では
相互コンダクタンス（ｇｍ）が急激に変化するため、高
周波出力信号の歪が発生し、信号が劣化するという問題
があった。
【０００４】かかる問題を解決するためには、Ｖｐ近傍
でのｇｍの変化をなめらかにすることが必要であるが、
その解決方法の一つとして、図７に示すようなゲート電
極のゲートフィンガ部の途中でゲート長を変えた構造を
用いる内容が、IEEE 1996 Microwave and Millimeter-W
ave Monolithic Circuits Symposium予稿集p.43-46に報
告されている。即ち、ゲートフィンガ部の途中で、Ｌｇ
１からＬｇ２にゲート長を短縮することにより、ゲート
長の違いによる短チャネル効果の差を利用してゲート長
の長短によりＶｐを変化させ、Ｖｐの異なるＦＥＴを並
列接続したような構成を実現して歪特性の改善を図って
いる。
でのｇｍの変化をなめらかにすることが必要であるが、
その解決方法の一つとして、図７に示すようなゲート電
極のゲートフィンガ部の途中でゲート長を変えた構造を
用いる内容が、IEEE 1996 Microwave and Millimeter-W
ave Monolithic Circuits Symposium予稿集p.43-46に報
告されている。即ち、ゲートフィンガ部の途中で、Ｌｇ
１からＬｇ２にゲート長を短縮することにより、ゲート
長の違いによる短チャネル効果の差を利用してゲート長
の長短によりＶｐを変化させ、Ｖｐの異なるＦＥＴを並
列接続したような構成を実現して歪特性の改善を図って
いる。
【０００５】しかしながら、発明者らが検討したとこ
ろ、高利得が要求されるようなデバイスでは、例えば、
ゲート長（Ｌｇ１）が０．５μｍ以下であるようなゲー
トフィンガ部のゲート長を、更に短くしてＬｇ２にする
ことが必要であるため、ゲートフィンガ部の途中でゲー
ト長を異なるように形成することは加工精度の点で困難
となり、再現性よく所望の特性を有するゲートフィンガ
部を得ることが困難であることがわかった。そこで、本
発明は、かかる問題を解決するためになされたもので、
ゲート長が短い高周波用デバイスにおいても再現性良
く、高周波信号の歪を低減することが可能なＦＥＴを提
供することを目的とする。
ろ、高利得が要求されるようなデバイスでは、例えば、
ゲート長（Ｌｇ１）が０．５μｍ以下であるようなゲー
トフィンガ部のゲート長を、更に短くしてＬｇ２にする
ことが必要であるため、ゲートフィンガ部の途中でゲー
ト長を異なるように形成することは加工精度の点で困難
となり、再現性よく所望の特性を有するゲートフィンガ
部を得ることが困難であることがわかった。そこで、本
発明は、かかる問題を解決するためになされたもので、
ゲート長が短い高周波用デバイスにおいても再現性良
く、高周波信号の歪を低減することが可能なＦＥＴを提
供することを目的とする。
【０００６】
【課題を解決するための手段】そこで、発明者らは鋭意
検討の結果、活性領域のキャリア濃度や膜厚の制御性が
高い点に注目し、ゲートフィンガ方向に活性領域のキャ
リア濃度や実効膜厚を変えることにより、ゲートフィン
ガ方向のＶｐを変えて、高周波信号の低歪化を図ること
が可能となることを見出し、本発明を完成した。
検討の結果、活性領域のキャリア濃度や膜厚の制御性が
高い点に注目し、ゲートフィンガ方向に活性領域のキャ
リア濃度や実効膜厚を変えることにより、ゲートフィン
ガ方向のＶｐを変えて、高周波信号の低歪化を図ること
が可能となることを見出し、本発明を完成した。
【０００７】即ち、本発明は、半導体基板上に、ソース
領域、ドレイン領域及びその間に挟まれた活性領域が設
けられ、該ソース領域上にソース電極、該ドレイン領域
上にドレイン電極が夫々設けられ、該ソース電極と該ド
レイン電極とに挟まれるように該活性領域上に延在した
ゲートフィンガ部を備えたゲート電極が設けられた電界
効果トランジスタであって、該ゲート電極のゲートフィ
ンガ部下方の活性領域を遮断するのに要するピンチオフ
電圧が、該ゲートフィンガ部において異なる領域を有す
るように、該活性領域のキャリア濃度又は実効膜厚の少
なくとも一方を該ゲートフィンガ部に沿って異なるよう
にしたことを特徴とする高周波用電界効果トランジスタ
である。かかる活性領域の構造を有することにより、ゲ
ート電極に一定の電圧を印加した場合のゲートフィンガ
部からの空乏層の延びが領域により異なり、ピンチオフ
電圧（Ｖｐ）も異なるようになる。この結果、通常のＦ
ＥＴのようにゲートフィンガ部全域に渡って同時にピン
チオフしないため、ピンチオフ近傍における電流（Ｉｄ
ｓ）の変化が小さくなり、ピンチオフ近傍における相互
コンダクタンス（ｇｍ）の急激な変化を防止することが
できる。従って、信号歪の低減を図ることが可能とな
り、特に、高周波用電界効果トランジスタの高周波特性
の向上を図ることが可能となる。
領域、ドレイン領域及びその間に挟まれた活性領域が設
けられ、該ソース領域上にソース電極、該ドレイン領域
上にドレイン電極が夫々設けられ、該ソース電極と該ド
レイン電極とに挟まれるように該活性領域上に延在した
ゲートフィンガ部を備えたゲート電極が設けられた電界
効果トランジスタであって、該ゲート電極のゲートフィ
ンガ部下方の活性領域を遮断するのに要するピンチオフ
電圧が、該ゲートフィンガ部において異なる領域を有す
るように、該活性領域のキャリア濃度又は実効膜厚の少
なくとも一方を該ゲートフィンガ部に沿って異なるよう
にしたことを特徴とする高周波用電界効果トランジスタ
である。かかる活性領域の構造を有することにより、ゲ
ート電極に一定の電圧を印加した場合のゲートフィンガ
部からの空乏層の延びが領域により異なり、ピンチオフ
電圧（Ｖｐ）も異なるようになる。この結果、通常のＦ
ＥＴのようにゲートフィンガ部全域に渡って同時にピン
チオフしないため、ピンチオフ近傍における電流（Ｉｄ
ｓ）の変化が小さくなり、ピンチオフ近傍における相互
コンダクタンス（ｇｍ）の急激な変化を防止することが
できる。従って、信号歪の低減を図ることが可能とな
り、特に、高周波用電界効果トランジスタの高周波特性
の向上を図ることが可能となる。
【０００８】かかる信号歪の低減を図る手段として、特
開平９−１１５９２６号公報には、ソース／ドレイン電
極の形状を領域により異なるように形成し、トランジス
タのソース抵抗を異ならせて、いわば、動作点の異なる
２つのＦＥＴを並列に接続した構造を用いることが提案
されている。しかしながら、発明者らの検討によれば、
上記提案では、ゲート電極とソース電極との距離が近い
領域と遠い領域の２つの領域を設けることが不可欠であ
るため、距離の遠い領域において利得の低下が発生し、
ＦＥＴの特性向上に一定の限界があることが分った。こ
れに対して、本発明では、制御性の良い膜厚、キャリア
濃度を用いて信号歪の低減を図るため、ソース／ゲート
電極間の距離の短い高周波用ＦＥＴへの適用も容易であ
り、またピンチオフ電圧の制御も高い制度で、比較的容
易に行うことが可能となる。
開平９−１１５９２６号公報には、ソース／ドレイン電
極の形状を領域により異なるように形成し、トランジス
タのソース抵抗を異ならせて、いわば、動作点の異なる
２つのＦＥＴを並列に接続した構造を用いることが提案
されている。しかしながら、発明者らの検討によれば、
上記提案では、ゲート電極とソース電極との距離が近い
領域と遠い領域の２つの領域を設けることが不可欠であ
るため、距離の遠い領域において利得の低下が発生し、
ＦＥＴの特性向上に一定の限界があることが分った。こ
れに対して、本発明では、制御性の良い膜厚、キャリア
濃度を用いて信号歪の低減を図るため、ソース／ゲート
電極間の距離の短い高周波用ＦＥＴへの適用も容易であ
り、またピンチオフ電圧の制御も高い制度で、比較的容
易に行うことが可能となる。
【０００９】上記活性領域は、上記ゲートフィンガ部に
沿って段階的にキャリア濃度が異なった少なくとも２つ
の領域から形成されたことが好ましい。キャリア濃度の
異なった2つ以上の活性領域を設けることにより、夫々
の領域における空乏層の延びを異ならせ、ピンチオフ電
圧が各領域で異なるように形成できるからである。
沿って段階的にキャリア濃度が異なった少なくとも２つ
の領域から形成されたことが好ましい。キャリア濃度の
異なった2つ以上の活性領域を設けることにより、夫々
の領域における空乏層の延びを異ならせ、ピンチオフ電
圧が各領域で異なるように形成できるからである。
【００１０】上記活性領域のキャリア濃度は、上記ゲー
トフィンガ部の下部領域において段階的に異なるもので
あっても良い。ゲートフィンガ部の下部領域のキャリア
濃度を変えることにより、ピンチオフ電圧が各領域で異
なるように形成できるからである。
トフィンガ部の下部領域において段階的に異なるもので
あっても良い。ゲートフィンガ部の下部領域のキャリア
濃度を変えることにより、ピンチオフ電圧が各領域で異
なるように形成できるからである。
【００１１】上記活性領域のキャリア濃度は、上記ゲー
トフィンガ部の下部を除く領域において段階的に異なる
ものであっても良い。ゲートフィンガ部から延びる空乏
層は、活性領域の電界によりドレイン電極側に引っ張ら
れて延びるため、ゲートフィンガ部下部のキャリア濃度
が一様であっても、その横の領域のキャリア濃度を異な
るように形成することによりピンチオフ電圧が各領域で
異なるように形成できるからである。
トフィンガ部の下部を除く領域において段階的に異なる
ものであっても良い。ゲートフィンガ部から延びる空乏
層は、活性領域の電界によりドレイン電極側に引っ張ら
れて延びるため、ゲートフィンガ部下部のキャリア濃度
が一様であっても、その横の領域のキャリア濃度を異な
るように形成することによりピンチオフ電圧が各領域で
異なるように形成できるからである。
【００１２】上記活性領域のキャリア濃度は、注入量の
異なる選択イオン注入により段階的に異なるように形成
されたことが好ましい。イオン注入を用いることによ
り、膜厚、キャリア濃度の制御が容易にできるからであ
る。
異なる選択イオン注入により段階的に異なるように形成
されたことが好ましい。イオン注入を用いることによ
り、膜厚、キャリア濃度の制御が容易にできるからであ
る。
【００１３】上記活性領域は、上記ゲートフィンガ部に
沿って段階的に実効膜厚が異なった少なくとも２つの領
域から形成されたことが好ましい。実効膜厚の異なる領
域を設けることによっても、かかる領域において、ピン
チオフ電圧を異なるように形成できるからである。
沿って段階的に実効膜厚が異なった少なくとも２つの領
域から形成されたことが好ましい。実効膜厚の異なる領
域を設けることによっても、かかる領域において、ピン
チオフ電圧を異なるように形成できるからである。
【００１４】上記活性領域の実効膜厚は、該活性領域の
下部に該活性領域の導電型と反対の導電型の下層領域を
設け、該下層領域のキャリア濃度を上記ゲートフィンガ
部に沿って変えることにより、該下層領域と該活性領域
の接合面から該活性領域内に延びた空乏層の膜厚を変化
させて、異なるように形成されたものであっても良い。
かかる構造を用いることにより、活性領域と活性領域下
部領域との界面から、活性領域側に伸びる空乏層の厚さ
を領域によって変えることができ、活性領域の実効膜厚
を異なるように形成できるからである。
下部に該活性領域の導電型と反対の導電型の下層領域を
設け、該下層領域のキャリア濃度を上記ゲートフィンガ
部に沿って変えることにより、該下層領域と該活性領域
の接合面から該活性領域内に延びた空乏層の膜厚を変化
させて、異なるように形成されたものであっても良い。
かかる構造を用いることにより、活性領域と活性領域下
部領域との界面から、活性領域側に伸びる空乏層の厚さ
を領域によって変えることができ、活性領域の実効膜厚
を異なるように形成できるからである。
【００１５】上記活性領域の実効膜厚は、注入エネルギ
ーを変えた選択イオン注入を行うことにより該活性領域
の深さを変えて、異なるように形成されたものであって
も良い。注入エネルギーを変えて活性領域を形成するこ
とにより、活性領域の膜厚を高精度で制御することがで
きるからである。
ーを変えた選択イオン注入を行うことにより該活性領域
の深さを変えて、異なるように形成されたものであって
も良い。注入エネルギーを変えて活性領域を形成するこ
とにより、活性領域の膜厚を高精度で制御することがで
きるからである。
【００１６】上記活性領域の実効膜厚は、上記ゲートフ
ィンガ部の下部を除く領域において該活性領域の深さを
変えて、異なるように形成されたものであっても良い。
ゲートフィンガ部から延びる空乏層は、活性領域の電界
によりドレイン電極側に引っ張られて延びるため、ゲー
トフィンガ部下部を除く活性領域の深さを異なるように
形成することによってもピンチオフ電圧が各領域で異な
るように形成できるからである。
ィンガ部の下部を除く領域において該活性領域の深さを
変えて、異なるように形成されたものであっても良い。
ゲートフィンガ部から延びる空乏層は、活性領域の電界
によりドレイン電極側に引っ張られて延びるため、ゲー
トフィンガ部下部を除く活性領域の深さを異なるように
形成することによってもピンチオフ電圧が各領域で異な
るように形成できるからである。
【００１７】上記活性領域の実効膜厚は、エッチングに
より該活性領域の膜厚を変えて、異なるように形成され
た物であっても良い。エッチングにより膜厚を変えるこ
とにより、エピタキシャル成長で各層を形成した電界効
果トランジスタにも本発明の適用が可能となるからであ
る。
より該活性領域の膜厚を変えて、異なるように形成され
た物であっても良い。エッチングにより膜厚を変えるこ
とにより、エピタキシャル成長で各層を形成した電界効
果トランジスタにも本発明の適用が可能となるからであ
る。
【００１８】上記エッチングは、リセスエッチングであ
っても良い。リセスエッチングを用いて、同時に各領域
の膜厚を変えることにより、簡単な製造工程で本発明に
かかるＦＥＴの製造が可能となるからである。
っても良い。リセスエッチングを用いて、同時に各領域
の膜厚を変えることにより、簡単な製造工程で本発明に
かかるＦＥＴの製造が可能となるからである。
【００１９】
【発明の実施の形態】実施の形態１．本発明の第1の実
施の形態について、図1〜３を参照しながら説明する。
図1は、本実施の形態にかかる高周波用ＦＥＴの上面
図、図2は、断面図を示す。図中、図７と同一符号は、
同一又は相当箇所を示し、また、４は半絶縁性ＧａＡｓ
基板、５はｐ−ＧａＡｓ層、６はｎ+−ＧａＡｓ層、７
はｎ’−ＧａＡｓ層、８はｎ−ＧａＡｓ層を示す。ここ
で、６のｎ+−ＧａＡｓ層はソース／ドレイン領域を構
成し、７のｎ’−ＧａＡｓ層、８のｎ−ＧａＡｓ層は、
かかるソース／ドレイン領域に挟まれた活性領域を構成
する。
施の形態について、図1〜３を参照しながら説明する。
図1は、本実施の形態にかかる高周波用ＦＥＴの上面
図、図2は、断面図を示す。図中、図７と同一符号は、
同一又は相当箇所を示し、また、４は半絶縁性ＧａＡｓ
基板、５はｐ−ＧａＡｓ層、６はｎ+−ＧａＡｓ層、７
はｎ’−ＧａＡｓ層、８はｎ−ＧａＡｓ層を示す。ここ
で、６のｎ+−ＧａＡｓ層はソース／ドレイン領域を構
成し、７のｎ’−ＧａＡｓ層、８のｎ−ＧａＡｓ層は、
かかるソース／ドレイン領域に挟まれた活性領域を構成
する。
【００２０】ここで、本実施の形態にかかるＦＥＴで
は、図１に示すように、ＦＥＴ作製領域をゲート電極３
のゲートフィンガ部に垂直な方向に分割して、夫々、領
域Ａ、領域Ｂと呼ぶ。また、ソース電極１下部のソース
領域、ドレイン電極２下部のドレイン領域に挟まれた領
域が活性領域であり、かかる活性領域であって領域Ａ、
領域Ｂに含まれる領域を、夫々、領域ａ、領域ｂと呼
ぶ。活性領域のキャリア濃度は、領域ａ、領域ｂで異な
っている。
は、図１に示すように、ＦＥＴ作製領域をゲート電極３
のゲートフィンガ部に垂直な方向に分割して、夫々、領
域Ａ、領域Ｂと呼ぶ。また、ソース電極１下部のソース
領域、ドレイン電極２下部のドレイン領域に挟まれた領
域が活性領域であり、かかる活性領域であって領域Ａ、
領域Ｂに含まれる領域を、夫々、領域ａ、領域ｂと呼
ぶ。活性領域のキャリア濃度は、領域ａ、領域ｂで異な
っている。
【００２１】図２は、図１に示すＦＥＴの、ゲートフィ
ンガ部に垂直方向における断面図である。図２に示すよ
うに、活性領域は、具体的には、ゲート電極３のゲート
フィンガ部下部のｎ−ＧａＡｓ層８と、その両側に設け
られたｎ’−ＧａＡｓ層７から形成されており、かかる
ｎ−ＧａＡｓ層８、ｎ’−ＧａＡｓ層７双方の濃度が領
域ａと領域ｂとで異なっている。
ンガ部に垂直方向における断面図である。図２に示すよ
うに、活性領域は、具体的には、ゲート電極３のゲート
フィンガ部下部のｎ−ＧａＡｓ層８と、その両側に設け
られたｎ’−ＧａＡｓ層７から形成されており、かかる
ｎ−ＧａＡｓ層８、ｎ’−ＧａＡｓ層７双方の濃度が領
域ａと領域ｂとで異なっている。
【００２２】次に、本実施の形態にかかるＦＥＴの製造
方法について、図３を参照しながら説明する。まず、図
３（ａ）に示すように、半絶縁性のＧａＡｓ半導体基板
４上のＦＥＴ作製領域の全領域（領域Ａ及び領域Ｂ）
に、イオン注入技術を用いて、Ｍｇイオン、Ｓｉイオン
を順次注入することにより、ｐ−ＧａＡｓ層５、ｎ−Ｇ
ａＡｓ層８を形成する。更に、写真製版により領域Ａ以
外の領域にレジストマスク（図示せず）を形成して、領
域ＢのみにＳｉイオンを選択イオン注入する。かかるイ
オン注入の注入深さは、ｎ−ＧａＡｓ層８と同程度であ
ることが好ましい。このように、ｎ−ＧａＡｓ層８の領
域Ｂは、１回のイオン注入で形成される一方、ｎ−Ｇａ
Ａｓ層８の領域Ａは、２回のイオン注入で形成される。
このため、領域Ｂより領域Ａの方がイオン注入されたＳ
ｉイオンの量が多くなる。その後、８００℃、２０分の
アニールにより注入層を活性化させる。これにより、ｎ
−ＧａＡｓ層８については、領域Ａのキャリア濃度が、
領域Ｂのキャリア濃度より高く形成されることとなる。
方法について、図３を参照しながら説明する。まず、図
３（ａ）に示すように、半絶縁性のＧａＡｓ半導体基板
４上のＦＥＴ作製領域の全領域（領域Ａ及び領域Ｂ）
に、イオン注入技術を用いて、Ｍｇイオン、Ｓｉイオン
を順次注入することにより、ｐ−ＧａＡｓ層５、ｎ−Ｇ
ａＡｓ層８を形成する。更に、写真製版により領域Ａ以
外の領域にレジストマスク（図示せず）を形成して、領
域ＢのみにＳｉイオンを選択イオン注入する。かかるイ
オン注入の注入深さは、ｎ−ＧａＡｓ層８と同程度であ
ることが好ましい。このように、ｎ−ＧａＡｓ層８の領
域Ｂは、１回のイオン注入で形成される一方、ｎ−Ｇａ
Ａｓ層８の領域Ａは、２回のイオン注入で形成される。
このため、領域Ｂより領域Ａの方がイオン注入されたＳ
ｉイオンの量が多くなる。その後、８００℃、２０分の
アニールにより注入層を活性化させる。これにより、ｎ
−ＧａＡｓ層８については、領域Ａのキャリア濃度が、
領域Ｂのキャリア濃度より高く形成されることとなる。
【００２３】次に、図３（ｂ）に示すように、例えば、
スパッタ法により、ＷＳｉ等のゲート金属材料を４００
０Åの厚さとなるようにウエハ全面に堆積し、写真製版
と反応性イオンエッチング（ＲＩＥ）を用いて、所定の
領域にゲート電極３のゲートフィンガ部を形成する。
スパッタ法により、ＷＳｉ等のゲート金属材料を４００
０Åの厚さとなるようにウエハ全面に堆積し、写真製版
と反応性イオンエッチング（ＲＩＥ）を用いて、所定の
領域にゲート電極３のゲートフィンガ部を形成する。
【００２４】次に、図３（ｃ）に示すように、写真製版
により、レジストマスク（図示せず）を形成し、レジス
トマスク及びゲート電極のゲートフィンガ部をマスクに
用いてＳｉをイオン注入し、ｎ’−ＧａＡｓ層７を形成
する。かかる工程で注入したＳｉ量が比較的多い場合
は、ｎ’−ＧａＡｓ層７のキャリア濃度は、領域ａ、領
域ｂにおいて略同程度となるが、注入したＳｉ量が比較
的少ない場合は、先の工程で形成した領域Ａと領域Ｂと
の濃度差の影響で、領域ａのキャリア濃度が領域ｂのキ
ャリア濃度より高くなる。
により、レジストマスク（図示せず）を形成し、レジス
トマスク及びゲート電極のゲートフィンガ部をマスクに
用いてＳｉをイオン注入し、ｎ’−ＧａＡｓ層７を形成
する。かかる工程で注入したＳｉ量が比較的多い場合
は、ｎ’−ＧａＡｓ層７のキャリア濃度は、領域ａ、領
域ｂにおいて略同程度となるが、注入したＳｉ量が比較
的少ない場合は、先の工程で形成した領域Ａと領域Ｂと
の濃度差の影響で、領域ａのキャリア濃度が領域ｂのキ
ャリア濃度より高くなる。
【００２５】次に、図３（ｄ）に示すように、写真製版
によりレジストマスク（図示せず）を形成し、Ｓｉイオ
ンを注入することにより、ｎ+−ＧａＡｓ層６を形成
し、再度、アニール処理を行い、各イオン注入層を活性
化させる。
によりレジストマスク（図示せず）を形成し、Ｓｉイオ
ンを注入することにより、ｎ+−ＧａＡｓ層６を形成
し、再度、アニール処理を行い、各イオン注入層を活性
化させる。
【００２６】次に、図３（ｅ）に示すように、写真製版
によりレジストマスク（図示せず）を形成し、ソース／
ドレイン電極金属材料を蒸着し、リフトオフすることに
より、例えば、ＡｕＧｅ／Ｎｉ／Ａｕの積層構造よりな
るソース電極１、ドレイン電極２を形成し、本実施の形
態にかかるＦＥＴが完成する。
によりレジストマスク（図示せず）を形成し、ソース／
ドレイン電極金属材料を蒸着し、リフトオフすることに
より、例えば、ＡｕＧｅ／Ｎｉ／Ａｕの積層構造よりな
るソース電極１、ドレイン電極２を形成し、本実施の形
態にかかるＦＥＴが完成する。
【００２７】このように、本実施の形態にかかる製造方
法では、ｎ−ＧａＡｓ層８を形成する際に、ＦＥＴ作製
領域を領域Ａ、領域Ｂの２つの領域に分割し、領域Ａで
は２回のイオン注入によりｎ−ＧａＡｓ層８が形成され
ている。このため、領域ａと領域ｂではキャリア濃度が
異なるため、ゲート電極３に一定の電圧を印加した場合
のゲートフィンガ部からの空乏層の延びが異なり、領域
ａと領域ｂとでピンチオフ電圧（Ｖｐ）が異なるように
なる。このように、Ｖｐが領域ａと領域ｂで異なると、
ピンチオフ近傍における電流（Ｉｄｓ）の変化が小さく
なり、ピンチオフ近傍における相互コンダクタンス（ｇ
ｍ）の急激な変化を防止することができ、信号歪の低減
を図ることが可能となる。
法では、ｎ−ＧａＡｓ層８を形成する際に、ＦＥＴ作製
領域を領域Ａ、領域Ｂの２つの領域に分割し、領域Ａで
は２回のイオン注入によりｎ−ＧａＡｓ層８が形成され
ている。このため、領域ａと領域ｂではキャリア濃度が
異なるため、ゲート電極３に一定の電圧を印加した場合
のゲートフィンガ部からの空乏層の延びが異なり、領域
ａと領域ｂとでピンチオフ電圧（Ｖｐ）が異なるように
なる。このように、Ｖｐが領域ａと領域ｂで異なると、
ピンチオフ近傍における電流（Ｉｄｓ）の変化が小さく
なり、ピンチオフ近傍における相互コンダクタンス（ｇ
ｍ）の急激な変化を防止することができ、信号歪の低減
を図ることが可能となる。
【００２８】なお、本実施の形態では、ｎ−ＧａＡｓ層
８の領域Ａ、領域Ｂの注入条件を異なるようにしたが、
ｐ−ＧａＡｓ層５、又はｎ’−ＧａＡｓ層７の注入条件
を異なるようにすることによっても同様な効果を実現で
きる。即ち、ｎ−ＧａＡｓ層８の下部に形成されるｐ−
ＧａＡｓ層５のキャリア濃度を領域Ｂにおいて領域Ａよ
り多くなるように形成することにより、ｐ−ＧａＡｓ層
５とｎ−ＧａＡｓ層８との界面からｎ−ＧａＡｓ層８側
に伸びる空乏層の厚さを、領域ｂにおいて領域ａより厚
くすることができる。これにより、活性領域の実効膜厚
が、領域ａにおいて領域ｂより厚くなり、両領域でＶｐ
が異なることとなる。
８の領域Ａ、領域Ｂの注入条件を異なるようにしたが、
ｐ−ＧａＡｓ層５、又はｎ’−ＧａＡｓ層７の注入条件
を異なるようにすることによっても同様な効果を実現で
きる。即ち、ｎ−ＧａＡｓ層８の下部に形成されるｐ−
ＧａＡｓ層５のキャリア濃度を領域Ｂにおいて領域Ａよ
り多くなるように形成することにより、ｐ−ＧａＡｓ層
５とｎ−ＧａＡｓ層８との界面からｎ−ＧａＡｓ層８側
に伸びる空乏層の厚さを、領域ｂにおいて領域ａより厚
くすることができる。これにより、活性領域の実効膜厚
が、領域ａにおいて領域ｂより厚くなり、両領域でＶｐ
が異なることとなる。
【００２９】また、ｎ−ＧａＡｓ層８の注入エネルギー
を領域Ａにおいて領域Ｂより高くすることにより、イオ
ン注入により形成されるｎ−ＧａＡｓ層８の膜厚を、領
域Ｂより領域Ａの方が厚くなるように形成することがで
きる。これにより、活性領域の実効膜厚が、領域ａにお
いて領域ｂより厚くなり、両領域でＶｐが異なることと
なる。
を領域Ａにおいて領域Ｂより高くすることにより、イオ
ン注入により形成されるｎ−ＧａＡｓ層８の膜厚を、領
域Ｂより領域Ａの方が厚くなるように形成することがで
きる。これにより、活性領域の実効膜厚が、領域ａにお
いて領域ｂより厚くなり、両領域でＶｐが異なることと
なる。
【００３０】更に、ｎ−ＧａＡｓ層８の形成は領域Ａ、
領域Ｂを区別せずに、一様に行い、図３（ｃ）に示すＳ
ｉ注入工程を領域Ａ、領域Ｂに分けて行い、ｎ’−Ｇａ
Ａｓ層７のキャリア濃度を領域ａにおいて、領域ｂより
高くすることによっても同様の効果を得ることができ
る。即ち、空乏層は、活性領域の電界により、ゲートフ
ィンガ部下部からドレイン電極2側に引っ張られて延び
るため、ゲートフィンガ部下部のｎ−ＧａＡｓ層８のキ
ャリア濃度が一様であっても、その横に設けられたｎ’
−ＧａＡｓ層７のキャリア濃度（特に、ドレイン電極２
側のｎ’−ＧａＡｓ層７のキャリア濃度）を領域ａ、領
域ｂで異なるように形成することにより同様の効果を得
ることができる。
領域Ｂを区別せずに、一様に行い、図３（ｃ）に示すＳ
ｉ注入工程を領域Ａ、領域Ｂに分けて行い、ｎ’−Ｇａ
Ａｓ層７のキャリア濃度を領域ａにおいて、領域ｂより
高くすることによっても同様の効果を得ることができ
る。即ち、空乏層は、活性領域の電界により、ゲートフ
ィンガ部下部からドレイン電極2側に引っ張られて延び
るため、ゲートフィンガ部下部のｎ−ＧａＡｓ層８のキ
ャリア濃度が一様であっても、その横に設けられたｎ’
−ＧａＡｓ層７のキャリア濃度（特に、ドレイン電極２
側のｎ’−ＧａＡｓ層７のキャリア濃度）を領域ａ、領
域ｂで異なるように形成することにより同様の効果を得
ることができる。
【００３１】実施の形態２．本発明の第２の実施の形態
について、図４を参照しながら説明する。上記実施の形
態１では、本発明をプレーナ型ＦＥＴに適用した場合に
ついて述べたが、本実施の形態では、図４に示すような
リセス型ＦＥＴに適用した場合について述べる。
について、図４を参照しながら説明する。上記実施の形
態１では、本発明をプレーナ型ＦＥＴに適用した場合に
ついて述べたが、本実施の形態では、図４に示すような
リセス型ＦＥＴに適用した場合について述べる。
【００３２】図４中、図１と同一符号は、同一又は相当
箇所を示す。本実施の形態にかかるＦＥＴでは、ＧａＡ
ｓ半絶縁性基板４上にｐ−ＧａＡｓ層５、ｎ−ＧａＡｓ
層８、ｎ+−ＧａＡｓ層６を順次、形成した後、レジス
トマスク等を用いてリセスを形成する。かかる製造工程
において、上記実施の形態１と同様に、ｎ−ＧａＡｓ層
８を、領域Ａのみ２回イオン注入して形成することによ
り、領域Ａのキャリア濃度を領域Ｂのキャリア濃度より
高く形成することが可能となる。これにより、本発明を
リセス型ＦＥＴに用いた場合でも、プレーナ型ＦＥＴに
用いた場合と同様に、ピンチオフ近傍における電流（Ｉ
ｄｓ）の変化を小さくでき、ピンチオフ近傍における相
互コンダクタンス（ｇｍ）の急激な変化を防止し、信号
歪の低減を図ることが可能となる。
箇所を示す。本実施の形態にかかるＦＥＴでは、ＧａＡ
ｓ半絶縁性基板４上にｐ−ＧａＡｓ層５、ｎ−ＧａＡｓ
層８、ｎ+−ＧａＡｓ層６を順次、形成した後、レジス
トマスク等を用いてリセスを形成する。かかる製造工程
において、上記実施の形態１と同様に、ｎ−ＧａＡｓ層
８を、領域Ａのみ２回イオン注入して形成することによ
り、領域Ａのキャリア濃度を領域Ｂのキャリア濃度より
高く形成することが可能となる。これにより、本発明を
リセス型ＦＥＴに用いた場合でも、プレーナ型ＦＥＴに
用いた場合と同様に、ピンチオフ近傍における電流（Ｉ
ｄｓ）の変化を小さくでき、ピンチオフ近傍における相
互コンダクタンス（ｇｍ）の急激な変化を防止し、信号
歪の低減を図ることが可能となる。
【００３３】なお、上記実施の形態１で述べた、ｐ−Ｇ
ａＡｓ層５のキャリア濃度を領域Ａと領域Ｂとで異なる
ように形成する等の他の構造も、本実施の形態にかかる
リセス型ＦＥＴに適用することが可能である
ａＡｓ層５のキャリア濃度を領域Ａと領域Ｂとで異なる
ように形成する等の他の構造も、本実施の形態にかかる
リセス型ＦＥＴに適用することが可能である
【００３４】実施の形態３．本発明の第３の実施の形態
について、図５を参照しながら説明する。上記実施の形
態１、２では、基板にＧａＡｓを用いた場合について示
したが、本発明は、図５示すように、Ｓｉ基板を用いた
高周波用ＭＯＳＦＥＴにも適用することが可能である。
図５中、図１と同一符号は同一又は相当箇所を示し、１
３はゲート酸化膜層（ＳｉＯ2）、１４はｐ+−Ｓｉ基
板、１５はｐ-−Ｓｉ層、１６はｐ−Ｓｉ層、１７はｎ-
−Ｓｉ層、１８はｎ+−Ｓｉ層である。
について、図５を参照しながら説明する。上記実施の形
態１、２では、基板にＧａＡｓを用いた場合について示
したが、本発明は、図５示すように、Ｓｉ基板を用いた
高周波用ＭＯＳＦＥＴにも適用することが可能である。
図５中、図１と同一符号は同一又は相当箇所を示し、１
３はゲート酸化膜層（ＳｉＯ2）、１４はｐ+−Ｓｉ基
板、１５はｐ-−Ｓｉ層、１６はｐ−Ｓｉ層、１７はｎ-
−Ｓｉ層、１８はｎ+−Ｓｉ層である。
【００３５】本実施の形態では、ｎ-−Ｓｉ層１７のキ
ャリア濃度を、例えば、領域Ｂのみ２回イオン注入する
ことにより、領域Ａよりも高くすることにより、ＧａＡ
ｓＦＥＴの場合と同様に、ピンチオフ近傍における電流
（Ｉｄｓ）の変化を小さくでき、ピンチオフ近傍におけ
る相互コンダクタンス（ｇｍ）の急激な変化を防止し、
信号歪の低減を図ることが可能となる。
ャリア濃度を、例えば、領域Ｂのみ２回イオン注入する
ことにより、領域Ａよりも高くすることにより、ＧａＡ
ｓＦＥＴの場合と同様に、ピンチオフ近傍における電流
（Ｉｄｓ）の変化を小さくでき、ピンチオフ近傍におけ
る相互コンダクタンス（ｇｍ）の急激な変化を防止し、
信号歪の低減を図ることが可能となる。
【００３６】また、ｐ−Ｓｉ層１６のキャリア濃度を、
領域Ｂにおいて領域Ａより高くなるように形成する等、
ＧａＡｓＦＥＴに適用した他の構造も、本実施の形態に
かかるＳｉＭＯＳＦＥＴに適用することが可能である
領域Ｂにおいて領域Ａより高くなるように形成する等、
ＧａＡｓＦＥＴに適用した他の構造も、本実施の形態に
かかるＳｉＭＯＳＦＥＴに適用することが可能である
【００３７】実施の形態４．本発明の第４の実施の形態
について、図６を参照しながら説明する。上記実施の形
態１、２、３では、活性領域をイオン注入で形成する場
合について述べたが、本実施の形態では活性領域をエピ
タキシャル成長層で形成した場合について述べる。
について、図６を参照しながら説明する。上記実施の形
態１、２、３では、活性領域をイオン注入で形成する場
合について述べたが、本実施の形態では活性領域をエピ
タキシャル成長層で形成した場合について述べる。
【００３８】図６に、本実施の形態にかかるＦＥＴの製
造工程を示す。各工程図のうち、左図に領域Ａの断面図
を、右図に領域Ｂの断面図を示す。
造工程を示す。各工程図のうち、左図に領域Ａの断面図
を、右図に領域Ｂの断面図を示す。
【００３９】まず、図６（ａ）に示すように、半絶縁性
のＧａＡｓ基板４上に、例えば、分子線エピタキシ法
（ＭＢＥ法）、ＭＯＣＶＤ法等を用いて、アンドーブＧ
ａＡｓ層５５、ｎ−ＧａＡｓ層８、ｎ+−ＧａＡｓ層６
を順次、成長させる。続いて、通常の写真製版と蒸着、
リフトオフ工程を用いて、例えば、ＡｕＧｅ／Ｎｉ／Ａ
ｕからなるソース電極１、ドレイン電極２を形成する。
のＧａＡｓ基板４上に、例えば、分子線エピタキシ法
（ＭＢＥ法）、ＭＯＣＶＤ法等を用いて、アンドーブＧ
ａＡｓ層５５、ｎ−ＧａＡｓ層８、ｎ+−ＧａＡｓ層６
を順次、成長させる。続いて、通常の写真製版と蒸着、
リフトオフ工程を用いて、例えば、ＡｕＧｅ／Ｎｉ／Ａ
ｕからなるソース電極１、ドレイン電極２を形成する。
【００４０】次に、図６（ｂ１）（ｂ２）に示すよう
に、通常の写真製版及びウェットエッチングにより、Ａ
領域のみ深さｄ２の第１のリセス溝２０を形成する。
に、通常の写真製版及びウェットエッチングにより、Ａ
領域のみ深さｄ２の第１のリセス溝２０を形成する。
【００４１】次に、図６（ｃ１）（ｃ２）に示すよう
に、ゲート形成領域全域にわたり、通常の写真製版及び
ウエットエッチングにより、深さｄ１の第２のリセス溝
を形成する。従って、（ｃ１）に示すように、領域Ａで
は、第１のリセス溝に重ねて第２のリセス溝が形成され
ることとなる。
に、ゲート形成領域全域にわたり、通常の写真製版及び
ウエットエッチングにより、深さｄ１の第２のリセス溝
を形成する。従って、（ｃ１）に示すように、領域Ａで
は、第１のリセス溝に重ねて第２のリセス溝が形成され
ることとなる。
【００４２】次に、図６（ｄ１）（ｄ２）に示すよう
に、例えば、Ｔｉ／Ａｌからなるゲート金属を蒸着し、
その後、リフトオフプロセスによりゲート電極３を形成
する。また、同様の蒸着、リフトオフ工程を用いて、例
えば、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極１、ド
レイン電極２を夫々形成する。
に、例えば、Ｔｉ／Ａｌからなるゲート金属を蒸着し、
その後、リフトオフプロセスによりゲート電極３を形成
する。また、同様の蒸着、リフトオフ工程を用いて、例
えば、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極１、ド
レイン電極２を夫々形成する。
【００４３】このようにして形成したＦＥＴでは、Ａ領
域では、リセス深さが（ｄ１＋ｄ２）となり、一方、Ｂ
領域では、ｄ１となる。この結果、ゲートフィンガ方向
に、等価的に２種類のＶｐの異なるＦＥＴが形成でき、
上記実施の形態１等で示したイオン注入技術を用いて形
成したＦＥＴと同様に、信号の歪の低減が可能となる。
域では、リセス深さが（ｄ１＋ｄ２）となり、一方、Ｂ
領域では、ｄ１となる。この結果、ゲートフィンガ方向
に、等価的に２種類のＶｐの異なるＦＥＴが形成でき、
上記実施の形態１等で示したイオン注入技術を用いて形
成したＦＥＴと同様に、信号の歪の低減が可能となる。
【００４４】なお、実施の形態１〜４では、キャリア濃
度、実効膜厚の異なる領域を領域Ａ、領域Ｂの２つの領
域としたが、ゲートフィンガ方向に沿って配置された３
以上の領域から形成しても構わない。また、領域ａ、領
域ｂのいずれにおいて先にピンチオフが起きるような構
造としても構わない。また、領域Ａと領域Ｂにおいて、
キャリア濃度と実効膜厚の双方が異なるように形成して
も構わない。
度、実効膜厚の異なる領域を領域Ａ、領域Ｂの２つの領
域としたが、ゲートフィンガ方向に沿って配置された３
以上の領域から形成しても構わない。また、領域ａ、領
域ｂのいずれにおいて先にピンチオフが起きるような構
造としても構わない。また、領域Ａと領域Ｂにおいて、
キャリア濃度と実効膜厚の双方が異なるように形成して
も構わない。
【００４５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート電極のゲートフィンガ部におけるピン
チオフ電圧（Ｖｐ）が領域により異なり、ピンチオフ近
傍における電流（Ｉｄｓ）の変化が小さくなる。この結
果、ピンチオフ近傍における相互コンダクタンス（ｇ
ｍ）の急激な変化を防止することができ、信号歪の低減
を図ることが可能となる。
によれば、ゲート電極のゲートフィンガ部におけるピン
チオフ電圧（Ｖｐ）が領域により異なり、ピンチオフ近
傍における電流（Ｉｄｓ）の変化が小さくなる。この結
果、ピンチオフ近傍における相互コンダクタンス（ｇ
ｍ）の急激な変化を防止することができ、信号歪の低減
を図ることが可能となる。
【００４６】特に、本発明は、制御性の良い膜厚、キャ
リア濃度を用いて信号歪の低減を図るため、ゲート長の
短い高周波用ＦＥＴへの適用も可能となる。
リア濃度を用いて信号歪の低減を図るため、ゲート長の
短い高周波用ＦＥＴへの適用も可能となる。
【図１】 本発明の実施の形態１にかかる電界効果トラ
ンジスタの上面図である。
ンジスタの上面図である。
【図２】 本発明の実施の形態１にかかる電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図３】 本発明の実施の形態１にかかる電界効果トラ
ンジスタの製造工程断面図である。
ンジスタの製造工程断面図である。
【図４】 本発明の実施の形態２にかかる電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図５】 本発明の実施の形態３にかかる電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図６】 本発明の実施の形態４にかかる電界効果トラ
ンジスタの製造工程断面図である。
ンジスタの製造工程断面図である。
【図７】 従来構造にかかる電界効果トランジスタの上
面図である。
面図である。
１ ソース電極、２ ドレイン電極、３ ゲート電極、
４ 半絶縁性ＧａＡｓ基板、５ ｐ−ＧａＡｓ層、６
ｎ+−ＧａＡｓ層、７ ｎ’−ＧａＡｓ層、８ｎ−Ｇａ
Ａｓ層、１１ レジスト、１３ ゲート酸化膜層（Ｓｉ
Ｏ2）、１４ｐ+−Ｓｉ基板、１５ ｐ-−Ｓｉ層、１６
ｐ−Ｓｉ層、１７ ｎ-−Ｓｉ層、１８ ｎ+−Ｓｉ
層、５５ アンドープＧａＡｓ層。
４ 半絶縁性ＧａＡｓ基板、５ ｐ−ＧａＡｓ層、６
ｎ+−ＧａＡｓ層、７ ｎ’−ＧａＡｓ層、８ｎ−Ｇａ
Ａｓ層、１１ レジスト、１３ ゲート酸化膜層（Ｓｉ
Ｏ2）、１４ｐ+−Ｓｉ基板、１５ ｐ-−Ｓｉ層、１６
ｐ−Ｓｉ層、１７ ｎ-−Ｓｉ層、１８ ｎ+−Ｓｉ
層、５５ アンドープＧａＡｓ層。
フロントページの続き Ｆターム(参考） 4M104 AA05 BB02 BB09 BB11 BB14 BB28 CC01 CC03 DD09 DD34 DD37 DD65 DD68 FF27 5F102 GB01 GC01 GD01 GJ05 GL05 GL15 GL17 GR04 GR13 GR16 GT03 GT05 HA02 HC01 HC07 HC11 HC15 HC19 HC21
Claims (11)
- 【請求項１】 半導体基板上に、ソース領域、ドレイン
領域及びその間に挟まれた活性領域が設けられ、該ソー
ス領域上にソース電極、該ドレイン領域上にドレイン電
極が夫々設けられ、該ソース電極と該ドレイン電極とに
挟まれるように該活性領域上に延在したゲートフィンガ
部を備えたゲート電極が設けられた電界効果トランジス
タであって、 該ゲート電極のゲートフィンガ部下方の活性領域を遮断
するのに要するピンチオフ電圧が、該ゲートフィンガ部
において異なる領域を有するように、該活性領域のキャ
リア濃度又は実効膜厚の少なくとも一方を該ゲートフィ
ンガ部に沿って異なるようにしたことを特徴とする高周
波用電界効果トランジスタ。 - 【請求項２】 上記活性領域が、上記ゲートフィンガ部
に沿って段階的にキャリア濃度が異なった少なくとも２
つの領域から形成されたことを特徴とする請求項１に記
載の高周波用電界効果トランジスタ。 - 【請求項３】 上記活性領域のキャリア濃度が、上記ゲ
ートフィンガ部の下部領域において段階的に異なること
を特徴とする請求項２に記載の高周波用電界効果トラン
ジスタ。 - 【請求項４】 上記活性領域のキャリア濃度が、上記ゲ
ートフィンガ部の下部を除く領域において段階的に異な
ることを特徴とする請求項２に記載の高周波用電界効果
トランジスタ。 - 【請求項５】 上記活性領域のキャリア濃度が、注入量
の異なる選択イオン注入により段階的に異なるように形
成されたことを特徴とする請求項３又は４に記載の高周
波用電界効果トランジスタ。 - 【請求項６】 上記活性領域が、上記ゲートフィンガ部
に沿って段階的に実効膜厚が異なった少なくとも２つの
領域から形成されたことを特徴とする請求項１に記載の
高周波用電界効果トランジスタ。 - 【請求項７】 上記活性領域の実効膜厚が、該活性領域
の下部に該活性領域の導電型と反対の導電型の下層領域
を設け、該下層領域のキャリア濃度を上記ゲートフィン
ガ部に沿って変えることにより、該下層領域と該活性領
域の接合面から該活性領域内に延びた空乏層の膜厚を変
化させて、異なるように形成されたことを特徴とする請
求項６に記載の高周波用電界効果トランジスタ。 - 【請求項８】 上記活性領域の実効膜厚が、注入エネル
ギーを変えた選択イオン注入を行うことにより該活性領
域の深さを変えて、異なるように形成されたことを特徴
とする請求項６に記載の高周波用電界効果トランジス
タ。 - 【請求項９】 上記活性領域の実効膜厚が、上記ゲート
フィンガ部の下部を除く領域において該活性領域の深さ
を変えて、異なるように形成されたことを特徴とする請
求項８に記載の高周波用電界効果トランジスタ。 - 【請求項１０】 上記活性領域の実効膜厚が、エッチン
グにより該活性領域の膜厚を変えて、異なるように形成
されたことを特徴とする請求項６に記載の高周波用電界
効果トランジスタ。 - 【請求項１１】 上記エッチングが、リセスエッチング
であることを特徴とする請求項１０に記載の高周波用電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325084A JP2000150540A (ja) | 1998-11-16 | 1998-11-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325084A JP2000150540A (ja) | 1998-11-16 | 1998-11-16 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150540A true JP2000150540A (ja) | 2000-05-30 |
Family
ID=18172972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325084A Pending JP2000150540A (ja) | 1998-11-16 | 1998-11-16 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016098391A1 (ja) * | 2014-12-18 | 2016-06-23 | シャープ株式会社 | 電界効果トランジスタ |
-
1998
- 1998-11-16 JP JP10325084A patent/JP2000150540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016098391A1 (ja) * | 2014-12-18 | 2016-06-23 | シャープ株式会社 | 電界効果トランジスタ |
| JPWO2016098391A1 (ja) * | 2014-12-18 | 2017-08-03 | シャープ株式会社 | 電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |