JPS63120471A - シヨツトキ障壁ゲ−ト電界効果トランジスタ - Google Patents
シヨツトキ障壁ゲ−ト電界効果トランジスタInfo
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- JPS63120471A JPS63120471A JP26622986A JP26622986A JPS63120471A JP S63120471 A JPS63120471 A JP S63120471A JP 26622986 A JP26622986 A JP 26622986A JP 26622986 A JP26622986 A JP 26622986A JP S63120471 A JPS63120471 A JP S63120471A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、砒化ガリウムなどの半導体を用いたショッ
トキ障壁ゲート電界効果トランジスタに関するものであ
る。
トキ障壁ゲート電界効果トランジスタに関するものであ
る。
従来例での耐熱性材料をゲート電極として使用し、かつ
ソース会ドレイン匍城をセルファラインに形成してなる
。この種のショットキ障壁ゲート電界効果トランジスタ
（以下、 ＭＥＳＦＥＴと呼ぶ）の典型的な各別の概要
構造を第３図、および第４図に示しである。
ソース会ドレイン匍城をセルファラインに形成してなる
。この種のショットキ障壁ゲート電界効果トランジスタ
（以下、 ＭＥＳＦＥＴと呼ぶ）の典型的な各別の概要
構造を第３図、および第４図に示しである。
これらの従来例各図において、符号１は半絶縁性ＧａＡ
ｓ基板であり、また、２は多層膜としての耐熱性材料か
らなるゲート電極、３ａはこのゲート電極２の側壁部で
の整形された絶縁膜部、 ３ｂはｎ＋イオン注入前に形
成されるスルー注入用の絶縁膜、４はｎ中層であり、さ
らに、７はｎ型ＧａＡｓ単結晶層である。
ｓ基板であり、また、２は多層膜としての耐熱性材料か
らなるゲート電極、３ａはこのゲート電極２の側壁部で
の整形された絶縁膜部、 ３ｂはｎ＋イオン注入前に形
成されるスルー注入用の絶縁膜、４はｎ中層であり、さ
らに、７はｎ型ＧａＡｓ単結晶層である。
すなわち、従来例装置においては、第３図に見られるよ
うに、半絶縁性ＧａＡｓ基板ｌの表面に、多層膜として
の耐熱性材料からなるゲート電極２を有する構造とか、
あるいは第４図に見られるように、ゲート電極２の側壁
部に整形された絶縁膜部３ａを形成させた構造が知られ
ている。
うに、半絶縁性ＧａＡｓ基板ｌの表面に、多層膜として
の耐熱性材料からなるゲート電極２を有する構造とか、
あるいは第４図に見られるように、ゲート電極２の側壁
部に整形された絶縁膜部３ａを形成させた構造が知られ
ている。
しかして、これらの各従来例構造の場合、ゲート・ソー
ス間容量あるいはＦＥＴ Ｌきい値電圧ｖｔｈの短チヤ
ネル効果を低減させるために、ゲート電極２とｎ＋層４
とを、セルファラインに分離させる「没がある。つまり
、第３図従来例構造では、第５図の前段階過程で示すＪ
：うに、ｎ＋イオン注入前に絶縁膜（例えば、ＳｉＮ、
ＡＮ−Ｎ、Ｓｉｎ、、、５ｉＯＮなど）３ｈを全面に
形成した一Ｌで、ｒイオンをスルー注入させ、これによ
って、ゲート屯極２の側壁厚み相当分（絶縁膜部３ａ相
当分）だけ、ゲート電極２とｎ＋層４とを、セルフアン
インに分離させるのであり、また、第４図従来例構造で
は、そのま−の状態で、ｎ＋イオン注入をなすことによ
り、同様にゲート電ＪＪｊｊ、２の側壁部での絶縁膜部
３ａ相当分だけ、ゲート’ｉｊ Ｊ４ｉ ２とｎ＋層４
とをセルフアンインに分離させるのである。
ス間容量あるいはＦＥＴ Ｌきい値電圧ｖｔｈの短チヤ
ネル効果を低減させるために、ゲート電極２とｎ＋層４
とを、セルファラインに分離させる「没がある。つまり
、第３図従来例構造では、第５図の前段階過程で示すＪ
：うに、ｎ＋イオン注入前に絶縁膜（例えば、ＳｉＮ、
ＡＮ−Ｎ、Ｓｉｎ、、、５ｉＯＮなど）３ｈを全面に
形成した一Ｌで、ｒイオンをスルー注入させ、これによ
って、ゲート屯極２の側壁厚み相当分（絶縁膜部３ａ相
当分）だけ、ゲート電極２とｎ＋層４とを、セルフアン
インに分離させるのであり、また、第４図従来例構造で
は、そのま−の状態で、ｎ＋イオン注入をなすことによ
り、同様にゲート電ＪＪｊｊ、２の側壁部での絶縁膜部
３ａ相当分だけ、ゲート’ｉｊ Ｊ４ｉ ２とｎ＋層４
とをセルフアンインに分離させるのである。
〔発呼１が解決］７ようとする問題点〕このようにして
、１１１１記第３図（第５図）、および第４図に小才各
従来例構造の場合には、そのゲーＩ−電極２とｎ＋層４
どの分離を図っているのであるが、−力、ｎ＋層４の活
性化のためのアニールに際１、で、このｎ＋層４に横方
向の拡散を生ずることがあり、これらのゲーＩ−電極２
とｎ＋層４とが完全に分離されずに接触１−７てｒうと
か、あるいはたとえ分離されても、その分離長５の制御
性が悪いなどの問題点があった。
、１１１１記第３図（第５図）、および第４図に小才各
従来例構造の場合には、そのゲーＩ−電極２とｎ＋層４
どの分離を図っているのであるが、−力、ｎ＋層４の活
性化のためのアニールに際１、で、このｎ＋層４に横方
向の拡散を生ずることがあり、これらのゲーＩ−電極２
とｎ＋層４とが完全に分離されずに接触１−７てｒうと
か、あるいはたとえ分離されても、その分離長５の制御
性が悪いなどの問題点があった。
この発明は、従来のこのような問題点を改善するために
なされたもので、その［１的とするところは、ｎ＋層の
活性化アニール時での横方向の拡散を抑制させ、併せて
ゲート電極とｎ＋層との分＃長を制御性良く得られるよ
うにした。この種のＭＥＳＦＥＴを提供することである
。
なされたもので、その［１的とするところは、ｎ＋層の
活性化アニール時での横方向の拡散を抑制させ、併せて
ゲート電極とｎ＋層との分＃長を制御性良く得られるよ
うにした。この種のＭＥＳＦＥＴを提供することである
。
前記目的を達成させるために、この発明に係るＭＥＳＦ
ＥＴは、前記従来例構成において、ｎ＋層の活性化アニ
ールに先立ち、ゲート電極での側壁部の絶縁膜部に対し
てｐ型のドーパント原子を添加させることにより、これ
らのゲー ト電極とｎ＋層との間の半絶縁性ＧａＡｓ基
板の表面付近に１層を形成させたものである。
ＥＴは、前記従来例構成において、ｎ＋層の活性化アニ
ールに先立ち、ゲート電極での側壁部の絶縁膜部に対し
てｐ型のドーパント原子を添加させることにより、これ
らのゲー ト電極とｎ＋層との間の半絶縁性ＧａＡｓ基
板の表面付近に１層を形成させたものである。
すなわぢ、この発明の場合には、ゲ−・１・電極とｎ＋
層との間に形成される１層の存在により、これらのゲー
ト電極とｎ＋層間の分離を確実化でき、か−）その分＃
−長の制御性も１分に向−１−されて、ウェハ内、ある
いはロット内、ロット間で、比較的均・なゲー １−−
ソース間容ら１．およびＦＥＴ Ｉ、きい値゛市川ｖｔ
ｈのハフチャネル効果を低減させたＭＥＳＦＥＴが１！
ｔられる。
層との間に形成される１層の存在により、これらのゲー
ト電極とｎ＋層間の分離を確実化でき、か−）その分＃
−長の制御性も１分に向−１−されて、ウェハ内、ある
いはロット内、ロット間で、比較的均・なゲー １−−
ソース間容ら１．およびＦＥＴ Ｉ、きい値゛市川ｖｔ
ｈのハフチャネル効果を低減させたＭＥＳＦＥＴが１！
ｔられる。
以１・゛。この発明に係るＭＥＳＦＥＴ 、つまりシせ
ットヤ障壁ゲ−１・電Ｗ勿＋！！！Ｌランジスタの一実
施例につき、第１図、および第２図を参照して詳細に説
明する。
ットヤ障壁ゲ−１・電Ｗ勿＋！！！Ｌランジスタの一実
施例につき、第１図、および第２図を参照して詳細に説
明する。
第１図はこの実施例を適用したＭＥＳＦＥＴの概要構成
を模式的に承す断面図、第２図（ａ）ないしくｅ）１」
回Ｉ−にＥＳＦＥＴの−・例による製造工程を順次に示
すそれぞれ断面図である。
を模式的に承す断面図、第２図（ａ）ないしくｅ）１」
回Ｉ−にＥＳＦＥＴの−・例による製造工程を順次に示
すそれぞれ断面図である。
すなわち、この第１図に示す実施例構成におい−（も、
ｊ’ｌ−”ｉ １１は゛１′−絶縁性ＧａＡｓ基板〒あ
り、また、１２は多層膜と１．ての耐熱性材料からなる
ゲート電極、＋３ａはこのゲー １・電極１２の側壁部
に形成させたｐ型のドーパント原子を含む絶縁膜部、１
４はｎ＋層、１５は前記ゲー １・電極１２とｎ＋層１
４との間の分離長であり、さらに、！６は拡散によって
前記ゲート電極１２とｎ＋層１４との間に形成された１
層、１７はｎ型ＧａＡｓ単結晶層、１８はソース・ドレ
イン用のオーミック電極である。
ｊ’ｌ−”ｉ １１は゛１′−絶縁性ＧａＡｓ基板〒あ
り、また、１２は多層膜と１．ての耐熱性材料からなる
ゲート電極、＋３ａはこのゲー １・電極１２の側壁部
に形成させたｐ型のドーパント原子を含む絶縁膜部、１
４はｎ＋層、１５は前記ゲー １・電極１２とｎ＋層１
４との間の分離長であり、さらに、！６は拡散によって
前記ゲート電極１２とｎ＋層１４との間に形成された１
層、１７はｎ型ＧａＡｓ単結晶層、１８はソース・ドレ
イン用のオーミック電極である。
しかして、この実施例構造は、第２図（ａ）ないＬ（ｅ
）に示す工程を経て製造される。
）に示す工程を経て製造される。
まず、半導体基板９例えば、半絶縁に１ＧａＡｓ基板ｌ
ｌ上に、比較的低濃度のｎ型ＧａＡｓ単結晶層１７を形
成しく同図（ａ））、かつこの低濃度のｎ型ＧａＡｓ単
結晶層１７の表面処理をなした後、耐熱性ゲー ｌ−１
ｔｐＪ１材料層を全面に形成したＬで、ドライエッヂフ
グ法などにより同層をバターニング１．てゲート電極１
２、つまり耐熱性材料からなるゲート電極１２を選択的
に形成する（同図（ｂ））。
ｌ上に、比較的低濃度のｎ型ＧａＡｓ単結晶層１７を形
成しく同図（ａ））、かつこの低濃度のｎ型ＧａＡｓ単
結晶層１７の表面処理をなした後、耐熱性ゲー ｌ−１
ｔｐＪ１材料層を全面に形成したＬで、ドライエッヂフ
グ法などにより同層をバターニング１．てゲート電極１
２、つまり耐熱性材料からなるゲート電極１２を選択的
に形成する（同図（ｂ））。
ついで、これらの全面にｐ型のＦ’ −ハント原子を添
加した絶縁膜１３ｂを形成した−１−１で、間膜１３ｂ
を所定通りにエツチング除去して、ゲート電極１２の側
壁部に所定幅の絶縁膜部１３ａ、こ−ではｐ型のドーパ
ント原子を含む絶縁膜部１３ａを選択的に形成する（同
図（Ｃ））。
加した絶縁膜１３ｂを形成した−１−１で、間膜１３ｂ
を所定通りにエツチング除去して、ゲート電極１２の側
壁部に所定幅の絶縁膜部１３ａ、こ−ではｐ型のドーパ
ント原子を含む絶縁膜部１３ａを選択的に形成する（同
図（Ｃ））。
次に、前記ゲート電極１２．およびその−側壁部の絶縁
膜部１３ａを注入マスクとして、比較的高濃度のｎ型不
純物をイオン注入してｎ＋層１４を選択的に形成し、続
いて、このｎ＋層１４の活性化と、前記絶縁膜部１３ａ
からのｐ型ドーパント原子の拡散とを同時に図るために
アこ−ル処理をなし、これによって、この絶縁膜部１３
ａの直下、こ−ではゲート電極１２と１＋層１４との間
に２層１８を形成する（同図（ｄ））。
膜部１３ａを注入マスクとして、比較的高濃度のｎ型不
純物をイオン注入してｎ＋層１４を選択的に形成し、続
いて、このｎ＋層１４の活性化と、前記絶縁膜部１３ａ
からのｐ型ドーパント原子の拡散とを同時に図るために
アこ−ル処理をなし、これによって、この絶縁膜部１３
ａの直下、こ−ではゲート電極１２と１＋層１４との間
に２層１８を形成する（同図（ｄ））。
さらに、その後、前記ｎ＋層１４上にソース・ドレイン
川のオーミック電極１８を形成しく同図（ｅ））て所期
のＭＥＳＦＥ〒構造を得るのである。
川のオーミック電極１８を形成しく同図（ｅ））て所期
のＭＥＳＦＥ〒構造を得るのである。
従って、この実施例によるＭＥＳＦＥＴの構成では、ｎ
＋ｆｉ１４の活性化のためのアニール時にあって、ゲー
ト電８ｉ１２の側壁部の絶縁Ｉｌ！ｆＡ１３ａに添加さ
れたｐ型ドーパント原子が、これらのゲート電極１２と
ｎ＋層１４との間のＧａＡｓ層表面付近拡散されて２層
１Ｂを形成し、同ｎ＋層１４の横方向への拡がりを可及
的に抑制することができ、かつこの時、ｎ＋層１４の横
方向への拡がりプロファイルは、拡散形成されるｐｌＦ
ｌＢのために、従来例構成の場合に比較するとき、その
拡散フロントがより一層急峻になって、これらのゲート
電極１２とｎ＋層１４との間の分離を確実化し、併せて
、その分離長１５をより正確に規定できることになり、
制御性を効果的に向」ニさせ得るのである。
＋ｆｉ１４の活性化のためのアニール時にあって、ゲー
ト電８ｉ１２の側壁部の絶縁Ｉｌ！ｆＡ１３ａに添加さ
れたｐ型ドーパント原子が、これらのゲート電極１２と
ｎ＋層１４との間のＧａＡｓ層表面付近拡散されて２層
１Ｂを形成し、同ｎ＋層１４の横方向への拡がりを可及
的に抑制することができ、かつこの時、ｎ＋層１４の横
方向への拡がりプロファイルは、拡散形成されるｐｌＦ
ｌＢのために、従来例構成の場合に比較するとき、その
拡散フロントがより一層急峻になって、これらのゲート
電極１２とｎ＋層１４との間の分離を確実化し、併せて
、その分離長１５をより正確に規定できることになり、
制御性を効果的に向」ニさせ得るのである。
なお、前記実施例構成においては、砒化ガリウムなどの
半導体を用いる場合について述べたが、ＭＥＳＦＥＴの
製造に際し、 ＩｎＰなと、他の半導体を用いる場合に
も適用〒きることは勿論である。
半導体を用いる場合について述べたが、ＭＥＳＦＥＴの
製造に際し、 ＩｎＰなと、他の半導体を用いる場合に
も適用〒きることは勿論である。
以上詳述したように、この発明によれば、ゲート電極で
の側壁部の絶縁膜部に対してｐ型のドーパント原子を添
加させておき、その後、アニール処理をなすことにより
、ｎ＋層の活性化に併せて絶縁膜部での直下のゲート電
極とｎ＋滑層間ｐ層を形成させたので、同ｐ層の存在に
よって、これらのゲート電極とｎ＋滑層間分離を確実に
行なうことができると共に、その分離長の制御性が十分
に向−１ニされて、比較的均一なゲート・ソース間容量
、およびＦＥＴＬきい値電圧ｖｔｈの短チヤネル効果の
低減を図り得られ、これを同一ウエバ内で容易かつ均等
に再現性良く実行でき、しかも構造自体も頗る簡単で容
易に実施し得るなどの優れた特長がある。
の側壁部の絶縁膜部に対してｐ型のドーパント原子を添
加させておき、その後、アニール処理をなすことにより
、ｎ＋層の活性化に併せて絶縁膜部での直下のゲート電
極とｎ＋滑層間ｐ層を形成させたので、同ｐ層の存在に
よって、これらのゲート電極とｎ＋滑層間分離を確実に
行なうことができると共に、その分離長の制御性が十分
に向−１ニされて、比較的均一なゲート・ソース間容量
、およびＦＥＴＬきい値電圧ｖｔｈの短チヤネル効果の
低減を図り得られ、これを同一ウエバ内で容易かつ均等
に再現性良く実行でき、しかも構造自体も頗る簡単で容
易に実施し得るなどの優れた特長がある。
第１図はこの発明の一実施例を適用したＭＥＳＦＥＴの
概要構成を模式的に示す断面図、第２図（ａ）ないしく
ｅ）は同上ＭＥＳＦＥＴの一例による製造工程を順次に
示すそれぞれ断面図であり、また第３図、および第４図
は従来例でのＭＥＳＦＥＴの各別個による概要構成を模
式的に示すそれぞれ断面図、第５図は第３図従来例構成
における前段階過程を示す断面図である。 １１・・・・半絶縁性ＧａＡｓ基板、１２・・・・ゲー
ト電極、１３ａ・・・・ｐ型のドーパント原子を含む絶
縁膜部、１４・・・・ｎ＋層、１５・・・・ゲート電極
とｎ＋層との間の分１ｌＩＩ長、１６・・・・ゲート電
極とｎ＋層との間のｐ層、１７・・・・ｎ型ＧａＡｓ単
結晶層。 第１図 １７； ｎ型ＧｏＡｓ隼Ａ’ａ晶層 第２図 第３図 第４図 第５図 り 手続補正外（自発） 昭和 年 月 日
概要構成を模式的に示す断面図、第２図（ａ）ないしく
ｅ）は同上ＭＥＳＦＥＴの一例による製造工程を順次に
示すそれぞれ断面図であり、また第３図、および第４図
は従来例でのＭＥＳＦＥＴの各別個による概要構成を模
式的に示すそれぞれ断面図、第５図は第３図従来例構成
における前段階過程を示す断面図である。 １１・・・・半絶縁性ＧａＡｓ基板、１２・・・・ゲー
ト電極、１３ａ・・・・ｐ型のドーパント原子を含む絶
縁膜部、１４・・・・ｎ＋層、１５・・・・ゲート電極
とｎ＋層との間の分１ｌＩＩ長、１６・・・・ゲート電
極とｎ＋層との間のｐ層、１７・・・・ｎ型ＧａＡｓ単
結晶層。 第１図 １７； ｎ型ＧｏＡｓ隼Ａ’ａ晶層 第２図 第３図 第４図 第５図 り 手続補正外（自発） 昭和 年 月 日
Claims (1)
- 半絶縁性ＧａＡｓ基板などの半導体基板のｎ＾＋層間に
あつて、同基板上に耐熱性材料からなるゲート電極を配
置構成したショットキ障壁ゲート電界効果トランジスタ
において、前記ゲート電極の側壁部に、ｐ型のドーパン
ト原子を含む絶縁膜部を形成したことを特徴とするショ
ットキ障壁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26622986A JPS63120471A (ja) | 1986-11-08 | 1986-11-08 | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26622986A JPS63120471A (ja) | 1986-11-08 | 1986-11-08 | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63120471A true JPS63120471A (ja) | 1988-05-24 |
Family
ID=17428060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26622986A Pending JPS63120471A (ja) | 1986-11-08 | 1986-11-08 | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63120471A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439940A (ja) * | 1990-06-05 | 1992-02-10 | Sharp Corp | 化合物半導体装置 |
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5413947A (en) * | 1991-12-05 | 1995-05-09 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device with an epitaxial void |
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
| US5512499A (en) * | 1991-03-01 | 1996-04-30 | Motorola, Inc, | Method of making symmetrical and asymmetrical MESFETS |
-
1986
- 1986-11-08 JP JP26622986A patent/JPS63120471A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH0439940A (ja) * | 1990-06-05 | 1992-02-10 | Sharp Corp | 化合物半導体装置 |
| JP2642769B2 (ja) * | 1990-06-05 | 1997-08-20 | シャープ株式会社 | 化合物半導体装置 |
| US5512499A (en) * | 1991-03-01 | 1996-04-30 | Motorola, Inc, | Method of making symmetrical and asymmetrical MESFETS |
| US5413947A (en) * | 1991-12-05 | 1995-05-09 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device with an epitaxial void |
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
| US5631175A (en) * | 1994-04-29 | 1997-05-20 | Motorola, Inc. | Method for fabricating an elevated-gate field effect transistor |
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