JPH0439940A

JPH0439940A - 化合物半導体装置

Info

Publication number: JPH0439940A
Application number: JP14758390A
Authority: JP
Inventors: Yasuhito Nakagawa; 中川　泰仁
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-06-05
Filing date: 1990-06-05
Publication date: 1992-02-10
Anticipated expiration: 2012-08-20
Also published as: JP2642769B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、化合物半導体装置に関し、特に、電界効果ト
ランジスタを有するＧａＡｓ化合物半導体装置に関する
。

（従来の技術）近年、ＧａＡｓを用いた大規模集積回路（ＬＳＩ）の研
究が盛んに行われており、例えば、１６ｋｂｉｔ　ＳＲ
ＡＭの動作が確認されている。このようなＬＳＩを構成
する金属−半導体構造（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）　ＦＥＴ（ＭＥＳＦＥＴ＞は、表面空乏層
による直列抵抗の増加を抑えるために、ソースおよびド
レインのｎ型高濃度層（ｎ２層）がゲートに対して自己
整合的に形成されるセルファライン構造を有するのが一
般的である。

さらに、ＬＳＩの高性能化を実現するためには、ゲート
長を短縮し、ゲートとソースまたはドレインとソースと
の間の容量（ＣｇｓまたはＣｇｄ）を低減する、微細化
技術が必要不可欠である。しかし、ゲート長を短縮する
と、それにともなって閾値電圧ｖｔｈがマイナス方向に
変化したり、電流遮断特性が劣化するなどの欠陥が生じ
る。このような現象は短チヤネル効果と呼ばれる。この
短チヤネル効果は、自己整合的にＦＥＴが構成された場
合に、特に顕著に現れる。

短チヤネル効果には、以下の３つの原因が考えられる。

（１）ゲート長を短縮すると、能動層の不純物の濃度を
高め、能動層の厚さを薄くする必要があるが、その場合
のスケールが適切でない（スヶーリング不良）。

（２）ゲート長を短縮すると、ゲート電極下のポテンシ
ャルが基板の深さ方向に伸びていくため、チャネル厚が
厚くなり、ｖｔｈがマイナス側に変化する。

この効果は、１０層がゲート電極に接近し、不純物がゲ
ート電極下に拡散した場合にさらに顕著になる。

（３）ソースとドレインとが近接して互いに対向するよ
うに配置されるため、それぞれのｎ＋層間に半絶縁性基
板を介して基板リーク電流が流れ、ｖｔｈがマイナス側
にシフトする。

特に、上記（２）および（３）の問題点が重要であり、
それを解決する手段として、第２図に示すような、ＢＰ
−ＬＤＤ　（Ｂｕｒｉｅｄ　Ｐ−１ａｙｅｒ　Ｌｉｇｈ
ｔｌｙ　Ｑｏｐｅｄ　Ｄｒａｉｎ）構造と呼ばれる構造
の装置が提案されている（例えば、石田らによるｒｏ、
５μｍ　　ＷＮｘゲートＧａＡｓＭＥＳＦＥＴを用いた
５ＧＨｚ　ＭＳｌｊ、信学技報ＥＤ８１１−１４８）。

このような装置では、ソースおよびドレインの１４層と
、半絶縁性基板との間にｐ型の層が埋め込まれてウェル
が形成されており、ｎ型能動層とｎ層層との間に中間的
な深さおよび濃度を有するｎ層層を設けている。このよ
うな構造では、ｐ型のウェルが電気的障壁として機能す
るので、ポテンシャルの半絶縁性基板側への伸びと基板
リーク電流を抑制することができる。さらに、ｎ層層を
設けることによりソース抵抗が低減し、ゲート電極下へ
のｎ゛型不純物の拡散を抑制して、容量の増加を抑える
ことができる。

しかし、この構造では、短チヤネル効果を充分に抑制す
ることができない。例えば、第３図は、第２図に示すＦ
ＥＴにおける、ｖｔｈシフトのゲート長依存性を表した
グラフである。第３図から明らかなように、ゲート長が
短縮するとｖｔｈがマイナス側にシフトしている。この
方法による短チヤネル効果の抑制効果は、ｐ型のウェル
により形成される電気的障壁の高さを高くするほど大き
い。特に、基板リーク電流を抑制するためにはより高濃
度のｐ型ウェルが要求される。しかし、ｐ型ウェルの濃
度が高くなりすぎるとｐｎ接合部（主としてｎ型能動層
とｐ型ウェルとの間）に生じる寄生容量が増大するため
、ｐ型ウェル濃度を高くすることには限界がある（例え
ば、三島らによる「９３１７７層付きＧａＡｓＭＥＳＦ
ＥＴの２次元解析」、電子情報通信学会論文誌Ｖｏｌｊ
７０−ＣＮｏ、５　ｐ、６３１など）。

短チヤネル効果を抑制する方法としては、さらに、ｎ層
層を薄層化する方法がある。その効果を第４図に示す（
Ｋ、Ｙａ＋＊ａｓａｋｉ　ｅｔ　ａｌ、　ｒＥＢ−ｗｒ
ｉｔｉｎｇ　ｎ＋５ｅｌｆ−ａｌａｉｎｅｄ　ＧａＡｓ
　ＭＥＳＦＥＴｓ　ｆｏｒ　ｈｉｇｈ−ｓｐｅｅｄ　Ｌ
ＳＩ５Ｊ　、　ＩＥＤＭ　Ｔｅｃｈ、ＤＩｇ、、ｐｐ１
６６（１９８２））。しかし、イオン注入法により形成
されたｎ４層は、薄層化するにしたがって表面準位の影
響により抵抗が高くなり、セルファライン構造の特徴で
あるソース抵抗の低減が不充分となる。あるいは、第５
図に示すように、ｎ層層をｎ層より基板表面側に形成す
る構造も有効であることが報告されている（例えば、上
式らによるｒ　ＭＯＣＶＤによるｎ“−ＧａＡＳ選択成
長を用いた高Ｇｍ　ＧａＡｓ　ＭＥＳＦＥＴの製作と特
性」、信学技報５ＳＤ８４−１２２．　ｐＩ）、　７．
　（１９８５））。しかし、この方法では、ＭＯＣ’／
Ｄ法などによるｎ層層の選択再成長を行うことが必要で
あり、高性能化のために薄層化されているｎ型能動層の
プロファイルが再成長時の基板加熱により拡散して、装
置の性能が劣化する。

近年、ＬＤＤ型ＦＥＴの電気的特性が非対称になること
が報告されている（河野らによるｒＧａＡｓ　５ＡＧＦ
ＥＴの電気的特性の非対称性に及ぼすピエゾ効果の影響
」、信学技報ＥＤ８９−１３１）。例えば、ソースとド
レインを入れ換えて使用すると特性が異なる。この原因
は、注入層がゲート電極に対して非対称になることであ
ると考えられる。この注入層の非対称性は、ｎ層層のイ
オン注入がチャネリングを防止するために斜め方向から
行われるので、イオンの入射方向に対して反対側のゲー
ト電極近傍に、ゲート電極′によりマスクされてイオン
が注入されない領域が形成されるために生じる。このよ
うな電気的特性におけるの非対称は、ゲート電極端部で
のピエゾ効果により助長される。

（発明が解決しようとする課題）本発明は上記従来の欠点を解決するものであり、その目
的とするところは、短チヤネル効果が少なく、高性能な
化合物半導体装置を提供することにある。本発明の他の
目的は、ｐｎ接合部における寄生容量の増大が起こらず
、高速処理が可能な化合物半導体装置を提供することに
ある。さらに、本発明の他の目的は対称な電気的特性を
有する化合物半導体装置を提供することにある。

（課題を解決するための手段）本発明の化合物半導体装置は、ＬＤＤ構造のＦＥＴを有
する化合物半導体装置であって、ｎ型能動層の不純物濃
度より高くかつ１４層の不純物濃度より低い不純物濃度
のｎ°層が、ドープドオキサイド領域から不純物を拡散
させることによって形成され、そのことにより上記目的
が達成される。

本発明の化合物半導体装置は、例えば、半絶縁性基板の
上方に順次形成された、ｐ層および、ソースとドレイン
として働＜ｎ”層；該ｐ層の途中に達する逆メサ型開口
部の両側面の凹部内に形成されたｎ型ドープドオキサイ
ド領域；該開口部の底部のｐ層上部に形成されたｎ型能
動層；該ドープドオキサイド領域の周辺の該１４層とｐ
層との内部に形成されたｎ°層；該ドープドオキサイド
領域に隣接し、互いに密着していないサイドウオール；
および該サイドウオールの上部を覆うゲート電極を有す
る。

本発明の化合物半導体装置は、上記のように、ＢＰ−Ｌ
ＤＤ構造と類似した構造を有し、開口部の幅とサイドウ
オールの幅を適当な値に調整することによって容易にゲ
ート長の短縮を行うことができる。

そして高性能化のためにゲート長を短縮した場合に生じ
る短チヤネル効果を以下のようにして抑制する。まずｐ
層の不純物濃度を、最適な値に設定することによって、
ゲート電極下のポテンシャルの伸びを抑制することがで
きる。さらに、ｎ″層がｎ型能動層より上部に形成され
ているため、半絶縁性基板を介して流れるリーク電流を
低減することができる。さらに、ｐ層の不純物濃度がポ
テンシャルの伸びを抑制する程度であって、それほど高
くないため、ｐｎ接合部の寄生容量の増加がなく、高速
処理が可能な化合物半導体装置を得ることができる。

さらに、本発明の化合物半導体装置では、ｎ°層を拡散
により形成するため、非対称性が生じることがなく、電
気的特性も対称となる。

さらに、本発明の化合物半導体装置は、以下の実施例で
詳述するように、トランジスタを作製するほとんどの工
程を自己整合的に実施することが可能であり、マスクを
合わせる際のずれに起因して生じる寄生容量が生じにく
く、トランジスタ特性がさらに同上する。

（実施例）以下に本発明の実施例について説明する。

夾血五上第１図（ａ）〜（ｈ）に、本発明による化合物半導体装
置の一実施例の製造工程を示す。以下に、これらの図に
したがって、本実施例の化合物半導体装置の製造方法を
説明する。

まず、半絶縁性ＧａＡｓ基板ｌの全面に、イオン注入法
により、９層２およびｎ＋！３を形成する。さらに、１
４層３上に、例えば、５ｉ０２などの熱処理用保護膜で
ある絶縁膜４を形成する（第１図（ａ）参照）。

イオン注入条件は、ｎ＋層３に対しては、例えば、２１
１Ｓｉ＋を、５０ｋｅＶで２ｘｌＯ’　３ｃＩ１１−２
　　そして８０ｋｅＶで３ｘＬ０１３ｃｍ−２とし、９
層２に対しては、例えば、＋２Ｃ＋を７０ｋｅＶで５ｘ
ｌＯ１２ａｍ−２とする。熱処理は、例えば、短時間熱
アニール（ＲＴＡ）により、加熱速度９０に／’ｓｅｅ
、温度９００℃で、ＩＯ秒間程度実施する。ｎ中層３は
充分に深く形成されるので、シート抵抗は充分に低くな
る。さらに、９層２の濃度は、チャネル厚の増加を抑制
するに最適な濃度に設定される。

次に、レジストマスクを用いて絶縁膜４をエツチングし
、その後レジストマスクを除去する（第１図（ｂ）参照
）。開口部分の寸法は、１μｌ程度であることが好まし
い。エツチングは、フッ素を用いたウェットエツチング
でも良いが、反応性イオンエツチング（ＲＩＥ）などの
ドライエツチングを用いた方が開口部の寸法をより正確
に制御できる。

次いで、ウェットエツチングにより、深さ方向に、ｎ　
４層３および９層２の一部を逆メサ型にエツチングする
（第１図（Ｃ）参照）。エツチングの深さは０．２μ論
程度である。このウェットエツチングには、例えば、リ
ン酸系ｘ　ッチャント（Ｈ２ＰＯ４：１（２０２：Ｈ２
Ｏ−３：１：５０．２１℃）などを用いる。

続いて、全面に、ＧａＡｓに対するｎ里不純物が含まれ
たスピンオン（ｓｐｉｎ　ｏｎ）ＳｉＯ２を塗布した後
、焼成することにより、ドープドオキサイド（ｄｏｐｅ
ｄ　ｏｘｉｄｅ）層５１を形成する（第１図（ｄ）参照
）。ｎ型の不純物としては、Ｓｎ、　Ｓ、　Ｔｅ、　Ｓ
ｅなどが用いられる。ここでは、Ｓｎを使用する。さら
にスピンオン５ｉ０２としては、東京応化製ＯＣＤなど
がある。ドープドオキサイド層５１の形成条件としては
、例えば、３０００ｒｐｍ、１５秒で塗布し、ｓ　ｏ　
ｏ　”ｃで３０分間焼成する。得られるドープドオキサ
イド層５１の厚さは、３０００人程度２ある。

次いで、ＲＩＥ法により塗布したドープドオキサイド層
５１を異方性エツチングする（第１図（ｅ））。低温で
焼成を行っているため、ドープオキサイド層５工のエツ
チング速度は速い。したがって、第１図（ｅ）に示すド
ープドオキサイド領域５が容易に形成される。ＲＹＥ法
は、例えば、ＣＦ４：Ｈ２＝１：１を用いて、圧力５Ｏ
ｉｌｊＯｒｒｓ　出力３００Ｗで実施する。ウェットエ
ツチングにより、表面を清浄化した後、イオン注入を行
ってｎ型能動層６を形成する。イオン注入の条件は、例
えば２８　ＳＨ”を３０ｋｅＶで９ｒｌＯ１２ａｍ−２
注入する。

次に、全面に化学的気相成長（ＣＶＤ）法などにより、
５ｉ０２などの絶縁膜を０．３μ重の厚さで堆積させ、
続いてＲＩＥ法により異方性エツチングを行い、サイド
ウオール７を形成する（第１図（ｆ））。ＲＩＥ法の条
件は、上記の場合と同様である。ＣＶＤ法によって形成
される５ｉ０２層はエツチング速度が遅いため、第１図
（ｆ）に示したようなサイドウオール７が形成される。

約０．３μｍ幅のサイドウオールにより、約１μｍの開
口部は、約０．４μ諷に縮められる。続いて、熱処理用
保護膜を積層した後、熱処理により、ｎ型能動層６の活
性化およびドープド−キサイド領域５からの不純物の拡
散を行う。拡散により形成されるｎ型の層８はＬＤＤ構
造におけるｎ゛層として作用する。熱処理は、例えば、
ＲＴＡ法により、加熱速度９０に／ｓｅｃ、加熱温度９
５０℃で、１５秒間実施する。

熱処理用保護膜を除去した後、全面にゲート金属を蒸着
し、レジストマスク１０を用いてエツチングし、ゲート
電極９を形成する（第１図（ｇ））。ここでは、ゲート
電極としてＡＩを用い、リン酸を用いたウェットエツチ
ングによりエツチングを行った。例えば、Ａｕなどの他
の金属を用いてイオン・ミリング法によりエツチングを
行っても良い。サイドウオール７．７間の距離が０．４
μｍであるので、このＦＥＴのゲート長は０４μｍとな
る。次いで、Ｈ４などのイオン注入によりトランジスタ
に必要な部分以外を高抵抗化して、素子間を分離する。

最後にソースおよびドレインのオーミック電極１１を形
成して、本実施例の化合物半導体装置が得られる（第１
図（ｈ））。

Ｋ籠丘主実施例１で熱処理用保護膜を堆積させてドープドオキサ
イド領域５からＳｎを拡散させた後に、ゲート電極を形
成していることに代えて、従来のセルファライン型トラ
ンジスタで使用されているゲート金属である、Ｗ系金属
（ＷＮまたはＷＳｉ）を蒸着した後、熱処理を行い、次
いでレジストマスクを用いてゲート電極を形成したこと
以外は１、実施例１と同様にして、化合物半導体装置を
作製した。

Ｌ五五ユゲート金属として、Ａｕなどの低抵抗の金属を用いたこ
と以外は、実施例１と同様にして、化合物半導体装置を
作製した。Ａｕを用いることによってゲート抵抗が低く
なりアナログ用トランジスタの特性が改善される。従来
のセルファライン型トランジスタでは熱処理前にゲー）
？！極を加工する必要があるが、このときＡｕがＧａＡ
ｓ表面に付着し、このＡｕが熱処理により活性化すると
ＧａＡｓ中でアクセプタ（ｐ型）として働き、ｎ、　　
ｎ’、ｎ９層のキャリアを相殺し、ソースとドレインと
の間に電流が流れないなどの不良を生じ易い。しかし、
本実施例では、ＧａＡｓ表面を絶縁膜が覆っているため
ＧａＡｓに直接Ａｕが付着することがなく、付着した場
合にも熱処理の後にＡｕの蒸着が行われるためＡｕが活
性化することがない。従って、良好な特性を有するトラ
ンジスタを構成することができる。

（発明の効果）このように、本発明の化合物半導体装置は、ゲート長を
縮小しても短チヤネル効果が効果的に抑制され、高性能
の化合物半導体が得られる。さらに、ｐｎ接合部におけ
る容量の増加を最小限に抑えることができるため、高速
処理が可能である。さらに、本発明によれば、電気的特
性が対称な化合物半導体装置が得られる。

４、　　　　　の　　　な！　日第１図（ａ）〜（ｈ）は本発明の化合物半導体装置の一
実施例の製造方法を示す断面図、第２図は従来の化合物
半導体装置のＢＰ−ＬＤＤ構造ＦＥＴの断面図、第３図
は第２図に示されたＢＰ−ＬＤＤ構造ＦＥＴにおける閾
値電圧（Ｖｔｈ）シフトのゲート長依存性を表すグラフ
、第４図は短チヤネル効果に対するｎ層層の薄層化の効
果を表すグラフ、第５図は１１層がｎ層の上部に形成さ
れている従来の化合物半導体装置の断面図である。

１・・・半絶縁性ＧａＡｓ基板、２・・・ｐＷＡ、３・
・・ｎ層層、５・・・ｎ型ドープドオキサイド領域、６
・・・ｎ型能動層、７・・・サイドウオール、８・・・
ｎ層層、９・・・ゲート電極、１１・・・オーミック電
極。

以上

Claims

【特許請求の範囲】１、ＬＤＤ構造のＦＥＴを有する化合物半導体装置であ
って、ｎ型能動層の不純物濃度より高くかつｎ＾＋層の不純物
濃度より低い不純物濃度のｎ’層が、ドープドオキサイ
ド領域から不純物を拡散させることによって形成される
、化合物半導体装置。