JPS61108174A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS61108174A JPS61108174A JP22892784A JP22892784A JPS61108174A JP S61108174 A JPS61108174 A JP S61108174A JP 22892784 A JP22892784 A JP 22892784A JP 22892784 A JP22892784 A JP 22892784A JP S61108174 A JPS61108174 A JP S61108174A
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Links
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果トランジスタの製造方法に関するも
のである。
のである。
（従来例の構成とその問題点）
一般に砒化ガリウム（ＧａＡｓ）基板を用いる電界効果
トランジスタは、よく知られているように、従来のシリ
コントランジスタに比べ、高周波性能が優れており、現
今では、ディスクリート素−ｆとして広く実用化されて
いるとともに、ディジタル集積回路への応用も試みられ
ている。
トランジスタは、よく知られているように、従来のシリ
コントランジスタに比べ、高周波性能が優れており、現
今では、ディスクリート素−ｆとして広く実用化されて
いるとともに、ディジタル集積回路への応用も試みられ
ている。
ところで、ディジタル集積回路では、高密度化と低消費
電力化のために、自己整合形ゲート構造の、ノーマリ−
オフ形ＧａＡｓシ目ットキ接合形電界効果トランジスタ
（以下、ＭＥＳ−ＦＥＴという）が一般的に使用されて
いる。
電力化のために、自己整合形ゲート構造の、ノーマリ−
オフ形ＧａＡｓシ目ットキ接合形電界効果トランジスタ
（以下、ＭＥＳ−ＦＥＴという）が一般的に使用されて
いる。
第１図は従来のＧａＡｓ ＭＥＳ−ＦＥＴの製造を説明
するための構造を示す断面図である。■は半絶縁性Ｇａ
Ａｓ基板で、この主面にｎ形チャネル領域２を、イオン
注入法により形成し、次に、高融点の金属からなるゲー
ト電極３を形成した後、このゲート電極３をマスクにし
て、高濃度のｎ形層４をイオン注入法により形成する。
するための構造を示す断面図である。■は半絶縁性Ｇａ
Ａｓ基板で、この主面にｎ形チャネル領域２を、イオン
注入法により形成し、次に、高融点の金属からなるゲー
ト電極３を形成した後、このゲート電極３をマスクにし
て、高濃度のｎ形層４をイオン注入法により形成する。
最後に、ソース、ドレイン電極５を形成することにより
、自己整合形のＧａＡｓ ＭＥＳ−ＦＥＴが作製される
。
、自己整合形のＧａＡｓ ＭＥＳ−ＦＥＴが作製される
。
この図をみれば分かるように、ゲート電極３と高濃度ｎ
形層４とは接触しており、そのため、高濃度ｎ形層４の
表面濃度が高い場合には、ゲート電極３と高濃度ｎ形層
４とが短絡状態になり、正常なＧａＡｓ ＭＥＳ−ＦＩ
ＥＴにはならない。
形層４とは接触しており、そのため、高濃度ｎ形層４の
表面濃度が高い場合には、ゲート電極３と高濃度ｎ形層
４とが短絡状態になり、正常なＧａＡｓ ＭＥＳ−ＦＩ
ＥＴにはならない。
その短絡状態の発生を防止するため、一般にはソース、
ドレイン領域である上記高濃度ｎ形層４の表面濃度が低
くなるように、イオン注入を行なっているが、その場合
、ゲート電極３とソース電極及びトレイン電極５との、
それぞ九の間の抵抗値が増加し、ＭＩ’：５−ＦＩＥＴ
の性能を著しく低下させることになる。
ドレイン領域である上記高濃度ｎ形層４の表面濃度が低
くなるように、イオン注入を行なっているが、その場合
、ゲート電極３とソース電極及びトレイン電極５との、
それぞ九の間の抵抗値が増加し、ＭＩ’：５−ＦＩＥＴ
の性能を著しく低下させることになる。
（発明の目的）
本発明は上述した従来の、ＭＥＳ−ＦＥＴ製造法による
欠点を１ｌｌｉ除して、ゲー１へとソース間、ゲートと
ドレイン間の抵抗の増加を来さない、電界効果トランジ
スタの製造方法を提供するものである。
欠点を１ｌｌｉ除して、ゲー１へとソース間、ゲートと
ドレイン間の抵抗の増加を来さない、電界効果トランジ
スタの製造方法を提供するものである。
（発明の構成）
本発明は、半絶縁性ＧａＡｓ基板の主面」二にグー１〜
電極を形成した後、このゲート電極をマスクにして前記
半導体基板をエツチングすることにより、ソース及びド
レイン領域を形成する上記半導体基板表面を、−Ｉ−記
ゲート電極の下面以下に離間させ、その後イオン注入し
てソース、ドレイン領域を形成するようにしたものであ
る。
電極を形成した後、このゲート電極をマスクにして前記
半導体基板をエツチングすることにより、ソース及びド
レイン領域を形成する上記半導体基板表面を、−Ｉ−記
ゲート電極の下面以下に離間させ、その後イオン注入し
てソース、ドレイン領域を形成するようにしたものであ
る。
（実施例の説明）
以下、一実施例により図面を用いて本発明の詳細な説明
する。
する。
第２図は本発明方法を説明するための、ＭＥＳ−ＦＥＴ
の構造断面図で、符号は第１図と同じものを指している
。
の構造断面図で、符号は第１図と同じものを指している
。
まず、半絶縁性ＧａＡｓ基板１の主面上に、シリコン（
Ｓｉ）イオンを、］００ＫｅＶの加速電圧でｌＸｌ０”
ドーズ注入し、熱処理によってＳｉイオンの活性化登行
ない、ｎ形チャネル領域２を形成する。次に、トＴａ−
３ｊのような高融点金属を３０００人の厚さに蒸着した
後、選択的にゲート電極３を形成する。これまでは従来
と同様であり、次に、ソース及びドレイン領域を形成す
るが、その前に、グー１−電極３をマスクにしてＧａＡ
ｓ基板１の表面を、約１００Å以上エツチングした後、
６０ＫｅＶ程度の低加速電圧によりＳｉイオンを、ｌ
Ｘ １０”ドーズ程度イオン注入する。この時特に、低
加速電圧によってイオン注入し、ピーク濃度領域を基板
の表面近傍に位置させるようにしなければならない。こ
のようにしてソース、ドレイン領域となる高濃度ｎ形層
４を形成するが、その表面は上記エツチングにより、グ
ーｌ−電極３を形成した面より低くなっており、従って
、それら高濃度ｎ形層４とゲート電極３は接触すること
がなく、最後に、上記の高濃度ｎ形層４にソース電極及
びドレイン電極５を、Ａｕ系の合金を用いて形成して、
良好に動作する自己整合形ＭＩＥＳ−ＦＩＥＴの作製を
終る。
Ｓｉ）イオンを、］００ＫｅＶの加速電圧でｌＸｌ０”
ドーズ注入し、熱処理によってＳｉイオンの活性化登行
ない、ｎ形チャネル領域２を形成する。次に、トＴａ−
３ｊのような高融点金属を３０００人の厚さに蒸着した
後、選択的にゲート電極３を形成する。これまでは従来
と同様であり、次に、ソース及びドレイン領域を形成す
るが、その前に、グー１−電極３をマスクにしてＧａＡ
ｓ基板１の表面を、約１００Å以上エツチングした後、
６０ＫｅＶ程度の低加速電圧によりＳｉイオンを、ｌ
Ｘ １０”ドーズ程度イオン注入する。この時特に、低
加速電圧によってイオン注入し、ピーク濃度領域を基板
の表面近傍に位置させるようにしなければならない。こ
のようにしてソース、ドレイン領域となる高濃度ｎ形層
４を形成するが、その表面は上記エツチングにより、グ
ーｌ−電極３を形成した面より低くなっており、従って
、それら高濃度ｎ形層４とゲート電極３は接触すること
がなく、最後に、上記の高濃度ｎ形層４にソース電極及
びドレイン電極５を、Ａｕ系の合金を用いて形成して、
良好に動作する自己整合形ＭＩＥＳ−ＦＩＥＴの作製を
終る。
（発明の効果）
以上詳細に説明したように、本発明は、ソース、ドレイ
ン領域となる基板上の表面を、先に形成したゲート電極
をマスクにしてエツチングし、その後、イオン注入法に
よりイオン注入してソース、トレイン領域を形成するも
のであり、従ってグー１〜電極下面とソース、ドレイン
領域」二面とは離間しているから、従来低濃度にしなけ
ればならなかった、それらソース、ドレイン領域表面の
不純物濃度を高くでき、従ってソース抵抗、トレイン抵
抗を著しく低下させることができ、高性能のＧａＡｓＭ
ＥＳ−ＦＥＴを形成でき、たとえばディジタル集積回路
の構成に用いて高速動作化が可能となることは勿論、工
業的価値も高〈実施して大いに益するところがある。
ン領域となる基板上の表面を、先に形成したゲート電極
をマスクにしてエツチングし、その後、イオン注入法に
よりイオン注入してソース、トレイン領域を形成するも
のであり、従ってグー１〜電極下面とソース、ドレイン
領域」二面とは離間しているから、従来低濃度にしなけ
ればならなかった、それらソース、ドレイン領域表面の
不純物濃度を高くでき、従ってソース抵抗、トレイン抵
抗を著しく低下させることができ、高性能のＧａＡｓＭ
ＥＳ−ＦＥＴを形成でき、たとえばディジタル集積回路
の構成に用いて高速動作化が可能となることは勿論、工
業的価値も高〈実施して大いに益するところがある。
第１図及び第２図はそれぞれ、従来例及び本発明を説明
するＭＥＳ−ＦＥＴの構造断面図である。 １ ・・・半絶縁性ＧａＡｓ基板、 ２・・・ ｎ形チ
ャネル領域、 ３・・・ゲート電極、４ ・・・高濃度
ｎ形層、 ５ ・・・ソース電極及びドレイン電極。 特許出願人 松下電器産業株式会社 −６＝
するＭＥＳ−ＦＥＴの構造断面図である。 １ ・・・半絶縁性ＧａＡｓ基板、 ２・・・ ｎ形チ
ャネル領域、 ３・・・ゲート電極、４ ・・・高濃度
ｎ形層、 ５ ・・・ソース電極及びドレイン電極。 特許出願人 松下電器産業株式会社 −６＝
Claims (1)
- 化合物半導体基板上に金属膜からなるゲート電極を形成
し、これをマスクにしてソース、ドレイン領域を形成す
べき上記化合物半導体の表面をエッチングした後、イオ
ン注入を行なうことにより、ソース、ドレイン領域を形
成する工程を含むことを特徴とする、電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22892784A JPS61108174A (ja) | 1984-11-01 | 1984-11-01 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22892784A JPS61108174A (ja) | 1984-11-01 | 1984-11-01 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61108174A true JPS61108174A (ja) | 1986-05-26 |
Family
ID=16884035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22892784A Pending JPS61108174A (ja) | 1984-11-01 | 1984-11-01 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02265418A (ja) * | 1989-04-06 | 1990-10-30 | Kyushu Electric Power Co Inc | 遮光断熱用ハウスを用いた植物育成装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS59202670A (ja) * | 1983-05-02 | 1984-11-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-01 JP JP22892784A patent/JPS61108174A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS59202670A (ja) * | 1983-05-02 | 1984-11-16 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02265418A (ja) * | 1989-04-06 | 1990-10-30 | Kyushu Electric Power Co Inc | 遮光断熱用ハウスを用いた植物育成装置 |
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