JPH10270678A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】加速電圧の高圧化をせずに、充分な不純物イオ
ンをゲート電極下のシリコン基板に注入できる半導体装
置の製造方法を提供すること。 【解決手段】シリコン基板２上にゲート酸化膜７を介し
てゲート電極１を形成した後、ゲート電極１上およびシ
リコン基板２上にシリコン酸化膜６、３を形成し、シリ
コン酸化膜６を貫通させて、不純物イオンを注入し、ソ
ース領域４ａおよびドレイン領域４ｂを形成する（同図
（ａ））。つぎにゲート電極１上のシリコン酸化膜６表
面およびシリコン基板２上のシリコン酸化膜３表面にフ
ォトレジスト５を塗布し、ゲート電極上のみ開口しする
（同図（ｂ））。つぎに、ゲート電極１上に形成された
シリコン酸化膜６を全て除去し、フォトレジスト５をマ
スクとして、ゲート電極１下のシリコン基板２にシリコ
ン基板とは反対の導電形の不純物イオンを注入する（同
図（ｃ））。この不純物イオンの注入はゲート電極１上
にシリコン酸化膜６がないために低加速電圧で行うこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デプレッション
型ＭＯＳトランジスタ（ＭＯＳＦＥＴやＩＧＢＴ）など
の半導体装置の製造方法に関する。

【０００２】

【従来の技術】デプレッション型ＭＯＳトランジスタは
通常良く使われているエンハンスメント型ＭＯＳトラン
ジスタと異なり、ゲート電圧が印加されない状態でも、
チャネルが形成されており、ドレイン・ソース間が導通
状態となっている所謂ノーマリーオン型の素子である。
このデプレッション型ＭＯＳトランジスタでは、ゲート
電圧なしでもチャネルが形成されるように、ゲート電極
直下のシリコン基板にシリコン基板と反対の導電形の不
純物イオンを注入して、導通領域を形成することが重要
となる。

【０００３】図３は従来のデプレッション型ＭＯＳトラ
ンジスタの製造工程で、各工程での素子の要部断面図を
同図（ａ）ないし同図（ｄ）に示す。図３において、シ
リコン基板２上にゲート酸化膜７を介してゲート電極１
を形成した後に、ゲート電極１上とシリコン基板２上に
シリコン酸化膜６、３を形成する（同図（ａ））。つぎ
にシリコン酸化膜３を緩衝層としてシリコン基板２の中
に不純物イオンを注入し、その後不純物イオンを活性化
するために、シリコン基板２を熱処理して、ソース領域
４ａおよびドレイン領域４ｂを形成する（同図
（ｂ））。つぎにシリコン基板２の表面にフォトレジス
ト５を塗布する（同図（ｃ））。つぎにゲート電極１上
のみ開口し、このフォトレジスト５をマスクとしてゲー
ト電極１下のシリコン基板２にシリコン基板と反対の導
電形の不純物イオンを注入する（同図（ｄ））。これら
の製造工程でデプレッション型ＭＯＳトランジスタが製
造される。

【０００４】

【発明が解決しようとする課題】前記された従来のデプ
レッション型ＭＯＳトランジスタの製造方法では、シリ
コン酸化膜を形成する時に、同時に多結晶シリコンから
なるゲート電極上にも酸化膜が形成される。このゲート
電極を形成する多結晶シリコンの酸化レート（酸化膜が
成長する速度）はシリコン基板の酸化レートより速く、
従ってゲート電極上のシリコン酸化膜の膜厚はシリコン
基板上のシリコン酸化膜と比べて３〜４倍厚くなってし
まう。一般に不純物イオンに対するシリコン酸化膜の阻
止能はシリコン基板に比べて大きい。そのため、シリコ
ン酸化膜とゲート電極とを貫通させてシリコン基板に不
純物イオンを注入するには高加速電圧でイオン注入を行
わなければならない。しかし、高加速電圧でイオン注入
を行うと、注入される不純物イオンで、ＭＯＳトランジ
スタのゲート酸化膜が破壊されたり、チャージアップ
（ゲート酸化膜内に電荷が蓄積されること）によって素
子が破壊される場合がある。一方、ゲート電極下のシリ
コン基板以外の箇所への不純物イオンの注入を防ぐため
に、シリコン基板上のシリコン酸化膜表面を厚膜化した
フォトレジストで被覆し、ゲート電極上のみを開口する
方法もあるが、素子パターンの微細化が進むにつれて厚
膜化したフォトレジストでは高精度でパターン化するこ
とは技術的に困難となる。従って、フォトレジストを厚
膜化せずに、前記のような不具合を生じさせないために
は、加速電圧の高圧化には限界がある。

【０００５】この発明の目的は、前記の課題を解決し
て、加速電圧の高圧化をせずに、充分な不純物イオンを
ゲート電極下のシリコン基板に注入できる半導体装置の
製造方法を提供することにある。

【０００６】

【課題を解決するための手段】前記の目的を達するため
に、デプレッション型ＭＯＳトランジスタの製造工程
で、半導体基板上にゲート絶縁膜を介してゲート電極を
形成した後に、ゲート電極上および半導体基板上に絶縁
膜を形成する工程と、該絶縁膜を貫通させて、半導体基
板に不純物イオンを注入し、ソース領域およびドレイン
領域を形成する工程と、半導体基板に注入された不純物
イオンを熱処理で活性化させる工程と、ゲート電極上お
よび半導体基板上にフォトレジストを塗布し、ゲート電
極上のみを開口する工程と、フォトレジストをマスクと
してゲート電極上に形成された絶縁膜を除去する工程
と、ゲート電極上から不純物イオンを前記ゲート電極下
の半導体基板に注入する工程と、を含む製造方法とす
る。

【０００７】こうすることで、ゲート電極上の絶縁膜が
ない状態で不純物イオンを半導体基板に注入できて、不
純物イオンを加速する電圧を低くすることができる。ま
たデプレッション型ＭＯＳトランジスタの製造工程で、
半導体基板上にゲート絶縁膜を介してゲート電極を形成
した後に、ゲート電極上および半導体基板上に絶縁膜を
形成する工程と、該絶縁膜を貫通させて、半導体基板に
不純物イオンを注入し、ソース領域およびドレイン領域
を形成する工程と、半導体基板に注入された不純物イオ
ンを熱処理で活性化させる工程と、ゲート電極上および
半導体基板上にフォトレジストを塗布し、ゲート電極上
のみを開口する工程と、フォトレジストをマスクとして
ゲート電極上に形成された絶縁膜とゲート電極の表面層
とを除去する工程と、薄膜化されたゲート電極上から不
純物イオンを該ゲート電極下の半導体基板に注入する工
程と、を含む製造方法でもよい。

【０００８】こうすることで、薄膜化されたゲート電極
を貫通して不純物イオンを半導体基板に注入することが
できるため、前記よりもさらに加速電圧を低くすること
ができる。また前記の半導体基板がシリコン基板で、絶
縁膜がシリコン酸化膜であることよい。

【０００９】

【発明の実施の形態】図１はこの発明の第１実施例の製
造工程で、各工程での素子要部断面図を（同図（ａ）〜
同図（ｃ）に示す。図１において、シリコン基板２上に
ゲート酸化膜７を介してゲート電極１を形成した後、ゲ
ート電極１上およびシリコン基板２上にシリコン酸化膜
６、３を例えば１０から２０ｎｍ形成し、シリコン酸化
膜６を貫通させて、不純物イオンを注入する。その後
で、不純物イオンを活性化させるために、シリコン基板
２を窒素雰囲気中において８００℃〜１０００℃の熱処
理を行い、ソース領域４ａおよびドレイン領域４ｂを形
成する（同図（ａ））。つぎにゲート電極１上のシリコ
ン酸化膜６表面およびシリコン基板２上のシリコン酸化
膜３表面にフォトレジスト５を塗布し、ゲート電極上の
み開口しする（同図（ｂ））。つぎに、希フッ酸もしく
はバッファードフッ酸（エッチングレートを遅くするた
めにアンモニア液が入ったフッ酸のこと）のエッチング
液を用いてゲート電極１上に形成されたシリコン酸化膜
６を全て除去し、この状態でフォトレジスト５をマスク
として、ゲート電極１下のシリコン基板２にシリコン基
板とは反対の導電形の不純物イオンを注入する（同図
（ｃ））。この不純物イオンの注入は前記した従来技術
と比べてゲート電極１上にシリコン酸化膜６がないため
に低加速電圧で行うことができる。具体的には従来の加
速電圧が１５０ｋｅＶ〜２００ｋｅＶであるのに対し
て、１００ｋｅＶ程度にすることができる。

【００１０】図２はこの発明の第２実施例の製造工程
で、各工程での素子要部断面図を（同図（ａ）〜同図
（ｃ）に示す。図２において、シリコン基板２上にゲー
ト酸化膜７を介してゲート電極１を形成した後、ゲート
電極１上およびシリコン基板２上にシリコン酸化膜３、
６を例えば１０から２０ｎｍ形成し、シリコン酸化膜６
を貫通させて、不純物イオンを注入する。その後で、不
純物イオンを活性化させるために、シリコン基板２を窒
素雰囲気中において８００℃〜１０００℃の熱処理を行
い、ソース領域４ａおよびドレイン領域４ｂを形成する
（同図（ａ））。つぎにゲート電極１上のシリコン酸化
膜６表面およびシリコン基板２上のシリコン酸化膜３表
面にフォトレジスト５を塗布し、ゲート電極上のみ開口
する（同図（ｂ））。つぎに、希フッ酸もしくはバッフ
ァードフッ酸のエッチング液を用いてゲート電極１上に
形成されたシリコン酸化膜６を全て除去し、さらにゲー
ト電極１の多結晶シリコンをエッチングして薄膜化す
る。この状態でフォトレジスト５をマスクとして、ゲー
ト電極１下のシリコン基板２に、シリコン基板２とは反
対の導電形の不純物イオンを注入する（同図（ｃ））。
この不純物イオンの注入は、ゲート電極１上にシリコン
酸化膜６がなく、且つ、ゲート電極１も薄膜化（従来よ
り５００オングストローム程度薄くする）されているた
めに、一層低加速電圧で行うことができる。具体的には
８０ｋｅＶ程度に低下させることができる。

【００１１】このように低加速電圧でのイオン注入を行
うことで、注入される不純物イオンによって、ＭＯＳト
ランジスタのゲート酸化膜が破壊されたり、チャージア
ップによって素子が破壊されることが防止できる。

【００１２】

【発明の効果】この発明のように、ゲート電極上に形成
された酸化膜除去後にゲート電極下のシリコン基板中に
不純物イオンを注入する方法や、このゲート電極上の酸
化膜除去後にゲート電極である多結晶シリコンをエッチ
ングして薄膜化する方法により、デプレッション型ＭＯ
Ｓトランジスタ製作の不純物イオン注入を低加速電圧で
行うことができる。

【００１３】それによって、ＭＯＳトランジスタのゲー
ト酸化膜が破壊されたり、チャージアップによってデバ
イスが破壊されることが防止できる。

【図面の簡単な説明】

【図１】この発明の第１実施例の製造工程で、（ａ）〜
（ｃ）は各工程での素子要部断面図

【図２】この発明の第２実施例の製造工程で、（ａ）〜
（ｃ）は各工程での素子要部断面図

【図３】図３は従来のデプレッション型ＭＯＳトランジ
スタの製造工程で、（ａ）〜（ｄ）は各工程での素子の
要部断面図

【符号の説明】

１ ゲート電極 ２ シリコン基板 ３ シリコン酸化膜 ４ａ ソース領域 ４ｂ ドレイン領域 ５ フォトレジスト ６ シリコン酸化膜 ７ ゲート酸化膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】デプレッション型ＭＯＳトランジスタの製
   造工程で、半導体基板上にゲート絶縁膜を介してゲート
   電極を形成した後に、ゲート電極上および半導体基板上
   に絶縁膜を形成する工程と、該絶縁膜を貫通させて、半
   導体基板に不純物イオンを注入し、ソース領域およびド
   レイン領域を形成する工程と、半導体基板に注入された
   不純物イオンを熱処理で活性化させる工程と、ゲート電
   極上および半導体基板上にフォトレジストを塗布し、ゲ
   ート電極上のみを開口する工程と、フォトレジストをマ
   スクとしてゲート電極上に形成された絶縁膜を除去する
   工程と、ゲート電極上から不純物イオンを前記ゲート電
   極下の半導体基板に注入する工程と、を含むことを特徴
   とする半導体装置の製造方法
2. 【請求項２】デプレッション型ＭＯＳトランジスタの製
   造工程で、半導体基板上にゲート絶縁膜を介してゲート
   電極を形成した後に、ゲート電極上および半導体基板上
   に絶縁膜を形成する工程と、該絶縁膜を貫通させて、半
   導体基板に不純物イオンを注入し、ソース領域およびド
   レイン領域を形成する工程と、半導体基板に注入された
   不純物イオンを熱処理で活性化させる工程と、ゲート電
   極上および半導体基板上にフォトレジストを塗布し、ゲ
   ート電極上のみを開口する工程と、フォトレジストをマ
   スクとしてゲート電極上に形成された絶縁膜とゲート電
   極の表面層とを除去する工程と、薄膜化されたゲート電
   極上から不純物イオンを該ゲート電極下の半導体基板に
   注入する工程と、を含むことを特徴とする半導体装置の
   製造方法
3. 【請求項３】半導体基板がシリコン基板で、絶縁膜がシ
   リコン酸化膜であることを特徴とする請求項１又は２記
   載の半導体装置。