JP2000133709A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000133709A JP2000133709A JP10306550A JP30655098A JP2000133709A JP 2000133709 A JP2000133709 A JP 2000133709A JP 10306550 A JP10306550 A JP 10306550A JP 30655098 A JP30655098 A JP 30655098A JP 2000133709 A JP2000133709 A JP 2000133709A
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Abstract
(57)【要約】
【課題】 コンタクトエッチングの際に、凝集部は正常
部よりエッチングが進み、埋込酸化膜が露出し、更に埋
込酸化膜層を突き抜けてエッチングが進み、埋込酸化膜
層の電気的絶縁性を劣化させる。 【解決手段】 本発明は、表面の単結晶シリコン層
（３）、埋込酸化膜層（４）、支持シリコン基板（５）
からなるＳＯＩ構造を有する半導体装置製造方法におい
て、前記表面の単結晶シリコン層（３）と埋込酸化膜層
（４）との界面に、金属シリサイド反応が起こらず、且
つ埋込酸化膜層に対しエッチングの選択性のあるエッチ
ングストッパ膜（２０）を設け、その後の工程でこのス
トッパ膜層上のソース・ドレイン領域上の絶縁膜を開口
して、ＭＯＳ集積回路におけるコンタクトホールの形成
することを特徴とする半導体装置の製造方法である。
部よりエッチングが進み、埋込酸化膜が露出し、更に埋
込酸化膜層を突き抜けてエッチングが進み、埋込酸化膜
層の電気的絶縁性を劣化させる。 【解決手段】 本発明は、表面の単結晶シリコン層
（３）、埋込酸化膜層（４）、支持シリコン基板（５）
からなるＳＯＩ構造を有する半導体装置製造方法におい
て、前記表面の単結晶シリコン層（３）と埋込酸化膜層
（４）との界面に、金属シリサイド反応が起こらず、且
つ埋込酸化膜層に対しエッチングの選択性のあるエッチ
ングストッパ膜（２０）を設け、その後の工程でこのス
トッパ膜層上のソース・ドレイン領域上の絶縁膜を開口
して、ＭＯＳ集積回路におけるコンタクトホールの形成
することを特徴とする半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、酸化膜とその上に配置されたシリコ
ン膜とを備えた、いわゆるＳＯＩ（絶縁膜＋シリコン）
構造のＭＯＳ集積回路におけるコンタクトホールの形成
方法に関する。
方法に関し、特に、酸化膜とその上に配置されたシリコ
ン膜とを備えた、いわゆるＳＯＩ（絶縁膜＋シリコン）
構造のＭＯＳ集積回路におけるコンタクトホールの形成
方法に関する。
【０００２】
【従来の技術】従来用いられているこの種の埋込酸化膜
を備えた半導体装置の製造方法の一例を図１３ないし図
１８に示す。この種の半導体基板は、その頭文字を取っ
てＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌ
ａｎｔｅｄ ＯＸｙｇｅｎ：注入された酸素による分
離）と呼ばれている。
を備えた半導体装置の製造方法の一例を図１３ないし図
１８に示す。この種の半導体基板は、その頭文字を取っ
てＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌ
ａｎｔｅｄ ＯＸｙｇｅｎ：注入された酸素による分
離）と呼ばれている。
【０００３】このＳＩＭＯＸ処理によれば、単結晶シリ
コン基板１に対して、高エネルギーで加速された酸素イ
オンのビームが基板表面２を通して注入される（図１
３）。酸素イオンは基板１中のある設定された深さにと
どまる。その結果、単結晶シリコンからなる上層と下層
との間に広がる、注入された酸素の埋込領域が形成され
る。その後シリコン基板１をアニールすると、酸素イオ
ンが再分布し、それによって基板１中に実質的に均一的
な埋込酸化膜層４が形成される（図１４）。
コン基板１に対して、高エネルギーで加速された酸素イ
オンのビームが基板表面２を通して注入される（図１
３）。酸素イオンは基板１中のある設定された深さにと
どまる。その結果、単結晶シリコンからなる上層と下層
との間に広がる、注入された酸素の埋込領域が形成され
る。その後シリコン基板１をアニールすると、酸素イオ
ンが再分布し、それによって基板１中に実質的に均一的
な埋込酸化膜層４が形成される（図１４）。
【０００４】ＳＩＭＯＸ処理を行なうことにより得られ
る、二酸化シリコンからなる埋込酸化膜層４は、基板１
上に形成された集積回路の性能を向上させる。なぜな
ら、酸化物により、半導体素子が形成される表面シリコ
ン層３が、埋込酸化膜層４の下にある支持シリコン基板
部５から電気的に絶縁されるからである。ＳＯＩ構造で
は、集積回路は埋込酸化膜４上のシリコン層３に形成さ
れる。この集積回路の特性は、特に活性シリコン膜が非
常に薄くて、いわゆる「完全空乏化された」、すなわ
ち、キャリアの全くない層が活性シリコン領域に生ずる
ときに好ましい。いわゆる「表面チャネル集積回路」に
おいて、サブミクロン技術を適用する場合に、このため
に必要な表面の単結晶シリコン層の厚さは、好ましくは
５０ｎｍ程度である。
る、二酸化シリコンからなる埋込酸化膜層４は、基板１
上に形成された集積回路の性能を向上させる。なぜな
ら、酸化物により、半導体素子が形成される表面シリコ
ン層３が、埋込酸化膜層４の下にある支持シリコン基板
部５から電気的に絶縁されるからである。ＳＯＩ構造で
は、集積回路は埋込酸化膜４上のシリコン層３に形成さ
れる。この集積回路の特性は、特に活性シリコン膜が非
常に薄くて、いわゆる「完全空乏化された」、すなわ
ち、キャリアの全くない層が活性シリコン領域に生ずる
ときに好ましい。いわゆる「表面チャネル集積回路」に
おいて、サブミクロン技術を適用する場合に、このため
に必要な表面の単結晶シリコン層の厚さは、好ましくは
５０ｎｍ程度である。
【０００５】ＬＳＩの高速化と低消費電力化を両立する
ためには、スケーリング則に則って微細化するとともに
低電源化を行なう必要がある。しかし、微細化に伴い、
ゲートの配線抵抗，トランジスタのソース・ドレイン領
域部の寄生抵抗及びコンタクト抵抗が上昇する。この課
題を克服するするために、ソース，ドレイン，ゲート領
域に自己整合的に高融点金属シリサイド膜を形成するサ
リサイド技術が最も有効な手段である。
ためには、スケーリング則に則って微細化するとともに
低電源化を行なう必要がある。しかし、微細化に伴い、
ゲートの配線抵抗，トランジスタのソース・ドレイン領
域部の寄生抵抗及びコンタクト抵抗が上昇する。この課
題を克服するするために、ソース，ドレイン，ゲート領
域に自己整合的に高融点金属シリサイド膜を形成するサ
リサイド技術が最も有効な手段である。
【０００６】サリサイド技術とは、ソース，ドレイン，
ゲート領域を形成しこれら夫々の領域を露出させて、基
板全面にチタン（Ｔｉ）膜６を堆積（図１５は、ドレイ
ン又はソース領域のみ図示）した後、６００℃程度のア
ニールによりＳｉとの反応でＴｉＳｉを形成する。ソー
ス，ドレイン，ゲート領域以外は未反応Ｔｉが残るが、
これをアンモニア過水で選択的に除去すればソース・ゲ
ート・ドレインが完全にセルフアラインで分離できる。
７００℃程度の２回目のアニールにより、より低抵抗な
金属シリサイド（ＴｉＳｉ）７を形成してサリサイドが
完成する（図１６）。
ゲート領域を形成しこれら夫々の領域を露出させて、基
板全面にチタン（Ｔｉ）膜６を堆積（図１５は、ドレイ
ン又はソース領域のみ図示）した後、６００℃程度のア
ニールによりＳｉとの反応でＴｉＳｉを形成する。ソー
ス，ドレイン，ゲート領域以外は未反応Ｔｉが残るが、
これをアンモニア過水で選択的に除去すればソース・ゲ
ート・ドレインが完全にセルフアラインで分離できる。
７００℃程度の２回目のアニールにより、より低抵抗な
金属シリサイド（ＴｉＳｉ）７を形成してサリサイドが
完成する（図１６）。
【０００７】その後の数工程の製造段階を経て、レジス
ト１２をマスクとして層間絶縁膜１１にコンタクトホー
ルのエッチングが行なわれる（図１７、図１８）。
ト１２をマスクとして層間絶縁膜１１にコンタクトホー
ルのエッチングが行なわれる（図１７、図１８）。
【０００８】
【発明が解決しようとする課題】ところで、上述のよう
に極端に薄いシリコン膜上に高融点金属シリサイド膜７
を形成する場合、シリサイド反応後のシリコン膜層８は
更に薄膜化する。また、細線部では凝集が発生しシリコ
ン層８及び金属シリサイド層７に物理的，化学的に弱い
部分（以後凝集部１０）が形成される（図１６）。これ
ら凝集部１０は、コンタクトホールの形成時において、
単結晶シリコン膜層８及び金属シリサイド７に比べ、層
間絶縁膜１１及び埋込酸化膜４に対するコンタクトエッ
チングの選択性が低い。
に極端に薄いシリコン膜上に高融点金属シリサイド膜７
を形成する場合、シリサイド反応後のシリコン膜層８は
更に薄膜化する。また、細線部では凝集が発生しシリコ
ン層８及び金属シリサイド層７に物理的，化学的に弱い
部分（以後凝集部１０）が形成される（図１６）。これ
ら凝集部１０は、コンタクトホールの形成時において、
単結晶シリコン膜層８及び金属シリサイド７に比べ、層
間絶縁膜１１及び埋込酸化膜４に対するコンタクトエッ
チングの選択性が低い。
【０００９】この場合、コンタクトエッチングの際に、
凝集部１０は正常部よりエッチングが進み、埋込酸化膜
４が露出し、更に埋込酸化膜４を突き抜けてエッチング
が進み、埋込酸化膜４の電気的絶縁性を劣化させる、と
いう問題があった（図１８）。
凝集部１０は正常部よりエッチングが進み、埋込酸化膜
４が露出し、更に埋込酸化膜４を突き抜けてエッチング
が進み、埋込酸化膜４の電気的絶縁性を劣化させる、と
いう問題があった（図１８）。
【００１０】本発明は上記課題を解決するためになされ
たものであり、安定したコンタクトホールが形成できる
ものである。
たものであり、安定したコンタクトホールが形成できる
ものである。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、表面の単結晶シリコン層、埋込酸化膜層、支持シリ
コン基板からなるＳＯＩ構造を有する半導体装置製造方
法において、前記表面の単結晶シリコン層と埋込酸化膜
層との界面に、金属シリサイド反応が起こらず、且つ埋
込酸化膜層に対しエッチングの選択性のあるエッチング
ストッパ膜を設け、その後の工程でこのストッパ膜層上
のソース・ドレイン領域上の絶縁膜を開口して、ＭＯＳ
集積回路におけるコンタクトホールの形成することを特
徴とする半導体装置の製造方法である。
は、表面の単結晶シリコン層、埋込酸化膜層、支持シリ
コン基板からなるＳＯＩ構造を有する半導体装置製造方
法において、前記表面の単結晶シリコン層と埋込酸化膜
層との界面に、金属シリサイド反応が起こらず、且つ埋
込酸化膜層に対しエッチングの選択性のあるエッチング
ストッパ膜を設け、その後の工程でこのストッパ膜層上
のソース・ドレイン領域上の絶縁膜を開口して、ＭＯＳ
集積回路におけるコンタクトホールの形成することを特
徴とする半導体装置の製造方法である。
【００１２】請求項２に記載の発明は、前記ストッパ膜
が、窒素イオンの注入を行なう工程と、基板をアニール
する工程によりなることを特徴とする請求項１に記載の
半導体装置の製造方法である。
が、窒素イオンの注入を行なう工程と、基板をアニール
する工程によりなることを特徴とする請求項１に記載の
半導体装置の製造方法である。
【００１３】請求項３に記載の発明は、表面に酸化膜層
が形成された第１の単結晶シリコン基板と、第２の単結
晶シリコン基板を貼合わせて、表面の単結晶シリコン
層、埋込酸化膜層、支持シリコン基板からなるＳＯＩ構
造を有する半導体基板を構成する工程を備え、前記スト
ッパ層は、第１又は第２の単結晶シリコン基板の張合わ
せ面に形成される窒化膜からなることを特徴とする請求
項１に記載の半導体装置の製造方法である。
が形成された第１の単結晶シリコン基板と、第２の単結
晶シリコン基板を貼合わせて、表面の単結晶シリコン
層、埋込酸化膜層、支持シリコン基板からなるＳＯＩ構
造を有する半導体基板を構成する工程を備え、前記スト
ッパ層は、第１又は第２の単結晶シリコン基板の張合わ
せ面に形成される窒化膜からなることを特徴とする請求
項１に記載の半導体装置の製造方法である。
【００１４】
【発明の実施の形態】この発明の基本的な考え方によれ
ば、酸化膜上の単結晶シリコンがＭＯＳ集積回路の活性
領域に必要な厚さに形成し、その極薄膜上に高融点金属
シリサイドを形成する場合、シリサイド化反応は多い場
合でも表面の単結晶シリコンとストッパ膜との界面まで
しか進まない。また、シリサイド反応における凝集が発
生した場合もストッパ膜はシリサイド反応が起こらない
ため、ストッパ膜は安定した膜のままである。このシリ
サイド領域にコンタクトホールエッチングを行なう際に
は、コンタクトホール領域の一部が削り取られ、さらに
凝集部は正常な金属サリサイド部に比べエッチングが進
み、単結晶シリコンとストッパ膜の界面に達する。しか
し、ストッパ膜は上記のようにシリサイド反応が無く、
且つ埋込酸化膜に対しエッチングの選択性があるため、
エッチングストップ膜として機能し、埋込酸化膜への突
き抜けを防止する。
ば、酸化膜上の単結晶シリコンがＭＯＳ集積回路の活性
領域に必要な厚さに形成し、その極薄膜上に高融点金属
シリサイドを形成する場合、シリサイド化反応は多い場
合でも表面の単結晶シリコンとストッパ膜との界面まで
しか進まない。また、シリサイド反応における凝集が発
生した場合もストッパ膜はシリサイド反応が起こらない
ため、ストッパ膜は安定した膜のままである。このシリ
サイド領域にコンタクトホールエッチングを行なう際に
は、コンタクトホール領域の一部が削り取られ、さらに
凝集部は正常な金属サリサイド部に比べエッチングが進
み、単結晶シリコンとストッパ膜の界面に達する。しか
し、ストッパ膜は上記のようにシリサイド反応が無く、
且つ埋込酸化膜に対しエッチングの選択性があるため、
エッチングストップ膜として機能し、埋込酸化膜への突
き抜けを防止する。
【００１５】以下図面にしたがって本発明の実施例を詳
細に説明する。
細に説明する。
【００１６】（第１実施例）図１ないし図６は、本発明
の第１の実施例を説明する工程断面図である。
の第１の実施例を説明する工程断面図である。
【００１７】支持単結晶シリコン基板５に酸素イオンを
注入し、その後熱処理を施すことにより、支持シリコン
基板５、埋込酸化膜層４、及び表面の単結晶シリコン層
３からなるＳＯＩ構造を得る（図１）。酸素イオンの注
入条件は、例えば、３０ｋｅＶから１２０ＫｅＶの範囲
の加速エネルギーで１．０×１０Ｅ１７ｉｏｎｓ／ｃｍ
2から１．０×１０Ｅ１８ｉｏｎｓ／ｃｍ2の注入範囲で
ある。またその後の熱処理温度としては、例えば１２０
０℃である。
注入し、その後熱処理を施すことにより、支持シリコン
基板５、埋込酸化膜層４、及び表面の単結晶シリコン層
３からなるＳＯＩ構造を得る（図１）。酸素イオンの注
入条件は、例えば、３０ｋｅＶから１２０ＫｅＶの範囲
の加速エネルギーで１．０×１０Ｅ１７ｉｏｎｓ／ｃｍ
2から１．０×１０Ｅ１８ｉｏｎｓ／ｃｍ2の注入範囲で
ある。またその後の熱処理温度としては、例えば１２０
０℃である。
【００１８】次に、埋込酸化膜層４、又は埋込酸化膜４
と表面単結晶シリコン層３との界面９に、例えば窒素を
イオン注入する。窒素イオンの注入条件並びにその後の
熱処理温度として、酸素イオンの加速エネルギーの０〜
２５％の範囲の加速エネルギーで、ほぼ１．０×１０Ｅ
１７ｉｏｎｓ／ｃｍ2から１．０×１０Ｅ１８ｉｏｎｓ
／ｃｍ2の注入範囲のイオン注入、１２００℃の熱処理
を加える。これにより、表面単結晶シリコン層３と埋込
酸化膜層４との界面に窒化膜層２０を持つ半導体基板を
得ることができる（図２）。
と表面単結晶シリコン層３との界面９に、例えば窒素を
イオン注入する。窒素イオンの注入条件並びにその後の
熱処理温度として、酸素イオンの加速エネルギーの０〜
２５％の範囲の加速エネルギーで、ほぼ１．０×１０Ｅ
１７ｉｏｎｓ／ｃｍ2から１．０×１０Ｅ１８ｉｏｎｓ
／ｃｍ2の注入範囲のイオン注入、１２００℃の熱処理
を加える。これにより、表面単結晶シリコン層３と埋込
酸化膜層４との界面に窒化膜層２０を持つ半導体基板を
得ることができる（図２）。
【００１９】この構造を持つ半導体基板にＭＯＳ集積回
路を製造する過程で、サリサイド技術を用い、表面の単
結晶シリコン層３上に高融点金属シリサイド（チタンシ
リサイド）を形成する。この場合の金属シリサイドはチ
タンシリサイドに限定されるのでなく、コバルトシリサ
イド等でも良い。
路を製造する過程で、サリサイド技術を用い、表面の単
結晶シリコン層３上に高融点金属シリサイド（チタンシ
リサイド）を形成する。この場合の金属シリサイドはチ
タンシリサイドに限定されるのでなく、コバルトシリサ
イド等でも良い。
【００２０】例えば、５０ｎｍの表面単結晶シリコン３
上にチタン６を２０ｎｍスパッタした場合（図３）、そ
の後熱処理を施し、約２５ｎｍ程度の高融点金属シリサ
イド７を得ることができる（図４）。この時、表面の単
結晶シリコン層４は約４０ｎｍの膜べりがみられ、この
領域は約１０ｎｍの極薄膜８になる。またシリサイド反
応のバラツキにより、埋込酸化膜４の上部界面付近まで
シリサイド反応が進む領域２６、また細線部ではシリサ
イド反応時に、凝集と呼ばれる現象により、物理的、化
学的に弱い領域１０が形成される。
上にチタン６を２０ｎｍスパッタした場合（図３）、そ
の後熱処理を施し、約２５ｎｍ程度の高融点金属シリサ
イド７を得ることができる（図４）。この時、表面の単
結晶シリコン層４は約４０ｎｍの膜べりがみられ、この
領域は約１０ｎｍの極薄膜８になる。またシリサイド反
応のバラツキにより、埋込酸化膜４の上部界面付近まで
シリサイド反応が進む領域２６、また細線部ではシリサ
イド反応時に、凝集と呼ばれる現象により、物理的、化
学的に弱い領域１０が形成される。
【００２１】その後、層間絶縁膜１１が形成され、レジ
スト１２をマスクとして、層間絶縁膜１１を通してコン
タクトホールのためエッチングが行なわれる（図５、図
６）。エッチングは、誘導結合型プラズマエッチング装
置でウエハー保持電極にも高周波を印加する。エッチン
グ条件は、例えばＣ2Ｆ6流量５０ｓｃｃｍ，真空度５０
ｍＴｏｏｒ，ソース印加電力２５００Ｗ，ウエハー保持
電極印加電力８００Ｗである。コンタクトホールエッチ
ングの際には、コンタクト領域１３の一部が削り取ら
れ、特に凝集部等の物理的・化学的に弱い部分１０は削
り取られる量が多い。しかしながら、その場合でもコン
タクト領域１３と埋込酸化膜層４との界面に上述の方法
で窒化膜２０が形成されており、エッチングのストップ
膜として機能するため、コンタクト領域を突き抜けて埋
込酸化膜層４をエッチングすることがない。
スト１２をマスクとして、層間絶縁膜１１を通してコン
タクトホールのためエッチングが行なわれる（図５、図
６）。エッチングは、誘導結合型プラズマエッチング装
置でウエハー保持電極にも高周波を印加する。エッチン
グ条件は、例えばＣ2Ｆ6流量５０ｓｃｃｍ，真空度５０
ｍＴｏｏｒ，ソース印加電力２５００Ｗ，ウエハー保持
電極印加電力８００Ｗである。コンタクトホールエッチ
ングの際には、コンタクト領域１３の一部が削り取ら
れ、特に凝集部等の物理的・化学的に弱い部分１０は削
り取られる量が多い。しかしながら、その場合でもコン
タクト領域１３と埋込酸化膜層４との界面に上述の方法
で窒化膜２０が形成されており、エッチングのストップ
膜として機能するため、コンタクト領域を突き抜けて埋
込酸化膜層４をエッチングすることがない。
【００２２】このように、窒化膜２０の形成により安定
したコンタクトホールエッチングが可能で、埋込酸化膜
層４の電気的絶縁性の劣化を防止することができる。
したコンタクトホールエッチングが可能で、埋込酸化膜
層４の電気的絶縁性の劣化を防止することができる。
【００２３】（第２実施例）図７ないし図１０は本発明
の第２の実施例を説明する工程断面図である。本実施例
は単結晶シリコン半導体の貼合わせ法を用いて、表面の
単結晶シリコンと埋込酸化膜の界面にストッパ膜を形成
したものである。
の第２の実施例を説明する工程断面図である。本実施例
は単結晶シリコン半導体の貼合わせ法を用いて、表面の
単結晶シリコンと埋込酸化膜の界面にストッパ膜を形成
したものである。
【００２４】第１の単結晶シリコン基板３０の表面を、
例えば熱処理により酸化して、第１のシリコン酸化膜３
２を形成する（図７）。さらに第１のシリコン酸化膜３
２上にＬＰＣＶＤ法により窒化膜３３を形成する（図
８）。この場合、窒化膜３３をストッパ膜として用いる
が、特に窒化膜に限定されるものではなく、後工程で金
属シリサイド反応を起こさず、且つ埋め込み酸化膜に対
しコンタクトホールエッチングの選択性がある膜であれ
ばよい。また膜厚も特に限定されるものではないが、コ
ンタクトホールエッチでの膜べりを考慮し、２０〜４０
ｎｍ程度が望ましい。その後、第１の単結晶シリコン基
板３０上の窒化膜３３と第２の単結晶シリコン体基板３
５とを接着し、貼合わせる（図８）。これにより、内部
に埋込酸化膜層３３を備えかつ該埋込酸化膜層３２上に
窒化膜３３を形成している、実質、第１実施例の図２に
示半導体基板と同様の基板を得ることができる（図
９）。
例えば熱処理により酸化して、第１のシリコン酸化膜３
２を形成する（図７）。さらに第１のシリコン酸化膜３
２上にＬＰＣＶＤ法により窒化膜３３を形成する（図
８）。この場合、窒化膜３３をストッパ膜として用いる
が、特に窒化膜に限定されるものではなく、後工程で金
属シリサイド反応を起こさず、且つ埋め込み酸化膜に対
しコンタクトホールエッチングの選択性がある膜であれ
ばよい。また膜厚も特に限定されるものではないが、コ
ンタクトホールエッチでの膜べりを考慮し、２０〜４０
ｎｍ程度が望ましい。その後、第１の単結晶シリコン基
板３０上の窒化膜３３と第２の単結晶シリコン体基板３
５とを接着し、貼合わせる（図８）。これにより、内部
に埋込酸化膜層３３を備えかつ該埋込酸化膜層３２上に
窒化膜３３を形成している、実質、第１実施例の図２に
示半導体基板と同様の基板を得ることができる（図
９）。
【００２５】また窒化膜３３の形成は、第２の単結晶シ
リコン半導体基板３５の表面に形成したのち（図１
０）、図７の状態の第１の単結晶シリコン基板３０と貼
合わせを行なっても良い。
リコン半導体基板３５の表面に形成したのち（図１
０）、図７の状態の第１の単結晶シリコン基板３０と貼
合わせを行なっても良い。
【００２６】その後の工程は、第１実施例の図４ないし
図６で説明した工程と同様であり、コンタクトホールエ
ッチングの際には、コンタクト領域と埋込酸化膜層３２
との界面に窒化膜３３が形成されており、エッチングの
ストップ膜として機能するため、コンタクト領域を突き
抜けて埋込酸化膜層３２をエッチングすることがない。
図６で説明した工程と同様であり、コンタクトホールエ
ッチングの際には、コンタクト領域と埋込酸化膜層３２
との界面に窒化膜３３が形成されており、エッチングの
ストップ膜として機能するため、コンタクト領域を突き
抜けて埋込酸化膜層３２をエッチングすることがない。
【００２７】このように、貼合わせ法による半導体基板
を用いる場合も、同様に安定したコンタクトホールエッ
チングが可能で、埋込酸化膜層４の電気的絶縁性の劣化
を防止することができる。
を用いる場合も、同様に安定したコンタクトホールエッ
チングが可能で、埋込酸化膜層４の電気的絶縁性の劣化
を防止することができる。
【００２８】図１１は本発明を用いて製造した場合の埋
込酸化膜の耐圧分布を示している。図１２は対比のため
の、従来法で製造した場合の埋込酸化膜の耐圧分布であ
る。図１１、図１２より明らかなように、耐圧１ＭＶ／
ｃｍ以下の初期破壊が従来法では６３％に対し、本発明
を用い製造した場合は９％と大幅に減少しており、本発
明を用いることにより埋込酸化膜の劣化は低減されてい
る。
込酸化膜の耐圧分布を示している。図１２は対比のため
の、従来法で製造した場合の埋込酸化膜の耐圧分布であ
る。図１１、図１２より明らかなように、耐圧１ＭＶ／
ｃｍ以下の初期破壊が従来法では６３％に対し、本発明
を用い製造した場合は９％と大幅に減少しており、本発
明を用いることにより埋込酸化膜の劣化は低減されてい
る。
【００２９】
【発明の効果】以上本発明によれば、半導体装置の製造
方法に関し、特に、酸化膜とその上に配置されたシリコ
ン膜とを備えた、いわゆるＳＯＩ（絶縁膜＋シリコン）
構造のＭＯＳ集積回路におけるコンタクトホールの形成
方法において、エッチングのストップ膜によりコンタク
ト領域を突き抜けて埋込酸化膜層をエッチングすること
がなく、安定したコンタクトホールエッチングが可能
で、埋込酸化膜層の電気的絶縁性の劣化を防止すること
ができる。
方法に関し、特に、酸化膜とその上に配置されたシリコ
ン膜とを備えた、いわゆるＳＯＩ（絶縁膜＋シリコン）
構造のＭＯＳ集積回路におけるコンタクトホールの形成
方法において、エッチングのストップ膜によりコンタク
ト領域を突き抜けて埋込酸化膜層をエッチングすること
がなく、安定したコンタクトホールエッチングが可能
で、埋込酸化膜層の電気的絶縁性の劣化を防止すること
ができる。
【図１】本発明に係わる第１の実施例を説明する工程断
面図である。
面図である。
【図２】同工程断面図である。
【図３】同工程断面図である。
【図４】同工程断面図である。
【図５】同工程断面図である。
【図６】同工程断面図である。
【図７】本発明に係わる第２の実施例を説明する工程断
面図である。
面図である。
【図８】同工程断面図である。
【図９】同工程断面図である。
【図１０】同工程断面図である。
【図１１】本発明を用いて製造した場合の埋込酸化膜の
耐圧分布を示す図である。
耐圧分布を示す図である。
【図１２】従来法を用いて製造した場合の埋込酸化膜の
耐圧分布を示す図である。
耐圧分布を示す図である。
【図１３】従来技術を説明する工程断面図である。
【図１４】同工程断面図である。
【図１５】同工程断面図である。
【図１６】同工程断面図である。
【図１７】同工程断面図である。
【図１８】同工程断面図である。
１ 単結晶シリコン基板 ３ 表面単結晶シリコン ４ 埋込酸化膜層 ５ 支持単結晶シリコン基板 ６ Ｔｉ膜 ７ ＴｉＳｉ2層 ８ シリサイド反応後の表面単結晶シリコン ９ 界面 １０ 凝集部 １１ 層間絶縁膜 １２ レジスト １３ コンタクトエッチングされる領域 ２０、３３ 窒化膜層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｄ Ｆターム(参考） 4M104 AA09 BB25 DD08 DD15 DD37 DD65 DD78 DD84 EE15 EE17 FF31 GG08 HH04 5F033 HH25 HH27 PP15 QQ09 QQ12 QQ23 QQ35 QQ37 QQ73 RR00 RR04 RR06 SS00 XX28 5F110 AA26 DD05 DD24 GG02 GG12 GG25 GG52 HK05 HK33 HM02 NN02 QQ17
Claims (3)
- 【請求項１】 表面の単結晶シリコン層、埋込酸化膜
層、支持シリコン基板からなるＳＯＩ構造を有する半導
体装置製造方法において、前記表面の単結晶シリコン層
と埋込酸化膜層との界面に、金属シリサイド反応が起こ
らず、且つ埋込酸化膜層に対しエッチングの選択性のあ
るエッチングストッパ膜を設け、その後の工程でこのス
トッパ膜層上のソース・ドレイン領域上の絶縁膜を開口
して、ＭＯＳ集積回路におけるコンタクトホールの形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ストッパ膜は、窒素イオンの注入を
行なう工程と、基板をアニールする工程によりなること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 表面に酸化膜層が形成された第１の単結
晶シリコン基板と、第２の単結晶シリコン基板を貼合わ
せて、表面の単結晶シリコン層、埋込酸化膜層、支持シ
リコン基板からなるＳＯＩ構造を有する半導体基板を構
成する工程を備え、前記ストッパ層は、第１又は第２の
単結晶シリコン基板の張合わせ面に形成される窒化膜か
らなることを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30655098A JP3640546B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30655098A JP3640546B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133709A true JP2000133709A (ja) | 2000-05-12 |
| JP3640546B2 JP3640546B2 (ja) | 2005-04-20 |
Family
ID=17958400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30655098A Expired - Fee Related JP3640546B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3640546B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838733B2 (en) | 2002-10-21 | 2005-01-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and fabrication method with etch stop film below active layer |
-
1998
- 1998-10-28 JP JP30655098A patent/JP3640546B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838733B2 (en) | 2002-10-21 | 2005-01-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and fabrication method with etch stop film below active layer |
| US7176071B2 (en) | 2002-10-21 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and fabrication method with etch stop film below active layer |
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|---|---|
| JP3640546B2 (ja) | 2005-04-20 |
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