JPS59171164A

JPS59171164A - 半導体素子の製造方法

Info

Publication number: JPS59171164A
Application number: JP4435983A
Authority: JP
Inventors: Yoshiaki Sano; 佐野　芳明; Toshio Nonaka; 野中　敏夫; Hiroshi Nakamura; 浩中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-03-18
Filing date: 1983-03-18
Publication date: 1984-09-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）。

この発明は、高速でかつ集積化に適したＱａＦｓＦ、　
Ｅ　’Ｉ’　Ｑ製造に好適な半導、体、素子、、の、―
遣方法に関する。

（従来技術）Ｇａ７ｋｓはＳｉと較怪数倍の電子移動、、度をもち、
かつ容易に半乾、縁性基板が得られる些め＞、　、、Ｇ
、、ａＡ；ｐ　、、、を用いた電界効、果、、ト、、ラ
ンソスタ（７ｉ′なわち金・〃６．・半導、体液、触型
・・・Ｍ、Ｅ　Ｓ、−Ｆ　ＥＴ　）は高速、の論理集積
−路Ｑ基本素子と、、Ｌ／て重要でおり、精力的な集積
化の　　　　：た吟の開発が行セれている。　、、、、
、。

、しかし１．通常の：小、トリノ法でソース、ダート、
ドレ、、イン電極を独立に形成したＦ　Ｅ、、　’Ｉ’
　、においては、ホ、トリノ法のマスク合わせ９限界に
より５．各電極間隔は１μｍｒ１程度とをハソース・（
−・ト電極、間、の抵抗（ソニス抵抗）を小さくするに
は限界があシ、　　　□高速爺坤が減ぜられる。、　　
。

ζ、の欠点、を解決、するために、自己、整合的にで一
ト電極とソース・ドレイン・領域を近接させケア、法　
　　：がす、、ル、ファン・イメント工程であり、第、
１図（、シたが、・つて説明す、る。　　　　　　　　
　　　　　・・　　、・。

まず、第１図（ロ））に示すように、　ＧＩＬＡ：、、
ａ７牛、絶縁　　　・性基板１．１にチャンネル、とじ
て用いる導、電層１２をドナーの、選、択、イオン注入
１．７二、−、ｃ＜よ、つ、不形成した後、リフトオフ
あるいはエツチング法によりダート電極１３としての耐
熱性金属ノ９ターンを形成する。

この金属として、タングステン、タングステンシリサイ
ドなどを用いれば、８００〜８５０℃程度の温度までシ
ョットキ特性を保つことができる。

次に、第１図中）に示すように、このダート電極１３を
マスクとして、ドナーの選択イオン注入を行い、８００
℃程度のアニーリングを行うと、ダート電極１３に接す
るソース・ドレイン領域１４゜１５を形成することがで
きる。

次に、各ソース・ドレイン領域１４．１５上にオーミッ
ク性のソース・ドレイン電極１６，１７を形成すること
によシ、ダート電極とソース・ドレイン領域が近接する
構造のＦＥＴを製造することができる。

ここで、上記のセルフアライメント工程で形成されたソ
ース・ドレイン領域１４．１５はイオン注入の注入エネ
ルギ、あるいは注入ドーズ量を増大させることによシ、
深く、高キャリア濃度に形成して層抵抗を小さくでき、
ダート・ソースあるいはダート・ドレイン間の寄性抵抗
を減じることができる。

しかしながら、上記の工程では、本質的にダート電極１
３とソース・ドレイン領域１４．１５が接することにな
シ、ダート耐圧劣化の危険のため、高濃度のイオン注入
を行うことができず、十分にソース・ダートまたダート
・ドレイン間の抵抗を小さくできない。

さらに、イオン注入のマスクに用いるゲート電極１３は
、その側面が垂直になるように形成することが難しく、
第１図（Ｃ）に示すように、４５〜８０°程度の傾き０
１８をもっている。ここで、イオン注入されたドナーイ
オンは半絶縁性基板１１の中である深さでピークをもつ
分布をするが、ダート電極１３の側面の傾きのため、端
部では十分のマスクとならず、貫通するイオンが生じる
。

このときダート電極の端部よ勺金属の膜厚が増大するに
つれて、ドナーイオン分布のピークが半絶縁性基板１１
の表面に接近し、ついにはダート１３と半絶縁性基板１
１の境界を通過して、ダート電極中にのびる。このドナ
ーイオン分布のピーク位置の変化を第１図（ｃ）中の破
線１９で示す。

ここで、例えばドナーイオンの注入を１００　ＫｅＶ。

２　Ｘ　１０　ｌ８ｄｏ　ｓ　ｅ／ｃｍ２とし、ダート
電極１３の側面角を６０°ダート電極をタングステンと
すると、ドナーイオンのピークがダート電極１３の端よ
、９２３ＯＡ付近の所で通過する。つまシグート電極１
３が９Ｘ１０１７／−のキャリア磯度の半絶縁性基板１
１と接することになる。

このように、ダート電極１３が高濃度の半絶縁性基板１
１と接することにより、ダート電極１３のショットキ特
性が著しく劣化し、素子を動作させることが困難になる
。

また、この工程では、耐熱ダートを形成後熱処理を行う
ため、ダート金属と半絶縁性基板の熱膨長率の差によっ
て界面に熱応力が発生する。

このときに、上記のように、基板表面に高濃度領域が存
在すると、注入イオンが界面に沿って異常に拡散する現
象が生じる。この様子を第１図Ｕ）の符号２０で示す。

この結果、ＦＥＴの実質的なゲート長Ｌｇが小さくなシ
、ＦＥＴ素子が正常な飽和特性を示さないというショー
トチャンネル効果が生じる。このようなショートチャン
ネル効果が発生すると、ＦＥＴのスレッシュホルド電圧
がバラツキ易く、素子を集積化できない欠点となる。

次に、ｒ−）電極とソース・ドレインとしての高一度層
が接触しない方法として、第２図に示す構造が考えられ
る。

つまり、第２図（ａ）に示すように、ダート電極２１を
レソストまたはエツチング特性が異なる金属マスク２２
によってサイドエツチング加工し、ダート電極２１を覆
うひさし部２２ａを形成し、金属マスク２２をイオン注
入のマスクとすることによって、イオン注入層とダート
金属を離す構造である。

このひさし部２２ａの拡大図を第２図（ｂ）に示す。

第２図（ｂ）において、ダート電極２１のエツチングは
通常等方エッチチャントを用いるため、ダート電極２１
・の側□面の形はＡ点（第２図ｃｏ）東に示す）を中心
とした円弧となる。　１・　　□このため、ダート電極
２１′が高温１層□と接しない距離ムを保つために：は
、すｔドエｄツチ量４株ダート電極膜厚（例えば１００
０〜４ｏｏｏＡ）以上となシ、ダートのサイドエッチン
グ工程のバラツキによってダート長が変化し、」様なＦ
ＥＴを形成できない恐れがある。

同時に１マスク２２として；金属を使用した場合、ザイ
・ドエッチング量が上方よシー微銚によって観測できず
、制御□がｉしいという欠点も生じる。

このように、ひさし部２’２”ａを用いたイオン注入法
は、ダート長をエッチンンモ決定するため、バラツキ易
く、またエツチング量が観測できないという欠点によっ
て；多数のＦＥＴを形成するｌＣには不向きである。　
　　′：″　　　　□（発明の目的）この発明は、これらの欠点を除去するためになされたも
ので、ＦＥＴ特性を変化させることなく、ダート制圧の
向上、ショニトチャンネル効果を減／Ｊｌ＞佑せΣとと
のでき不半導体素予め製造方法を提供することを目的と
ｊる。□ （発明の構成）　　′　　　□ この発明の′半導体素子の製造方法畝半導体基板上に金
属膜めゲート蝋ｉを形成し、こあシート電極をマスクと
し電車導体基板をシート電極とグー下電極下あ高濃度注
入層が分離するまセエッチングするとともｋ、こめｒニ
ド命ｔｊ−マス）と元てドナーをイオン注入して活性化
し、ソース・ドレイン領域を形成するようにしたもので
ある。

（実施例）　　　　　　　１　　　　　　′以下、この
発明の半導体朱子の製造方決め実施例について図面に基
づき説明する。・第３図はその一実施例の製造工程説□
明−である。

・ま□ず、第３図（ａ）に示すようにＧａＡｓ半絶縁性
基板３１１にシリコンの選択イオン注入し、テニニルに
よグてチャンネルとしての導電層３２を形成す之計次に
ホトリソ、′エツチング法またはリフトオフ法によって
耐熱性益属（例えば、タングステン）の／ぐターンを導
電□層３２上に形成しダート電□極３３とする。

次に、ダート電極３３をマスクとして、ドナーとしての
シリコンを高濃度、高エネルギでイオン注入を行う（注
入領域ｆ：第３図（、）中の破線で示す）。

次に、第３図（ｂ）に示すように、ダート電極３３をマ
スクとして、半絶縁性基板３１をエツチング（このエツ
チングは上記のイオン注入前に行っても良い）してから
、８０Ｏ℃程度の熱処理を行ってソース・ドレイン領域
３４．３５を形成してがら、Ａｕ−Ｇｅなどのオーミッ
ク性金属の蒸着リフトオフを行って、ソース・ドレイン
’ｔｉ３６　ｅ　３７ｔ−形成する。

ここで、半絶縁性基板３１のエツチング量は第３図（ｃ
）または第３図（ｄ）に示すように、ソース・ドレイン
の注入イオン分布のピーク濃度（破線で示す）が半絶縁
性基板３１０表面と交叉するとζろを越えて、サイドエ
ッチする必要がある。ティドエッチ量を１Ｂとし、ダー
ト電極３３の側面の傾きを６０°、イオン注入を１００
ＫｅＶとすると、分布のピークはダート電極３３の端よ
、９２３ＯＡのところで表面に達するので、サイドエッ
チ量ｔ３は約３００、〜３５０人と、なる。

また、　ＧａＡｓ基板にシリコンをイオン注入する場合
においては、高濃度に注入するとエツチング速度が増大
する性質がある。っまシ、基板中の注入さ些た。イオン
濃度が約２×１０″１８石を越えると、□アモルファス
状になシ適当なエツチング液でアモルファス層のみを□
除去できる。　　　　　□ここで、第３図（、）におけ
る工程でシリコンを１００　Ｋ　ｅ　Ｖ＞　２　Ｘ　１
０　’　”　ｄ　ｏ　ｓ　ｅ／ｍ注入した場合、ケ゛−
ト電極３３に接するところでは、イオン濃度が２Ｘ１０
１６／ｃａとなシ、アモルファス状になる。

ここで、第３図（ｂ）における工程において、選択性の
ないエツチング液で約１０ＯＡの等方エツチングを行い
、次に選択性エツチング（例えは高温の塩酸）を用いる
と、ダート電極下の高濃度層のみをエツチングすること
ができることにな多、エツｆ：ｙ？量の制御が容易でオ
ーバーエツチングする恐れがない。

以上説明したように、この実施例ではソース・ドレイン
領域とし工、の、イオン注入層を熱ｌＡ禅によってアニ
ールする前に１．、’）電極に接する高濃度層を除去す
るようにしているので１．４７７）電極が高濃度層と接
することに千２て生じるダート電極の１針圧劣化を防ぐ
ことができる。。

これと同時に、ダート電極下の高濃度／ｉｉを熱処理前
に除去しているため、ダート電極生基板との間に熱応力
が存在しても、高濃度層が異常に拡散することがなく、
ショートチャンネル効果が生じる恐れが少ない。　　　
　　　　　　　　　。

また、エツチング工程において、ダート・這樋下の高濃
度層を選択的外エツチングするエツチング液を併用する
ことによシ、オーバ・エツチングになるのを防ぎ、工程
も安定する幼木がある。

さらに、このときのサイドエツチング量ｔ３は、第２図
に示すダート電極のサイドエッチ、傘ｔアがゲート電極
の厚み以上となるのに対し、３００〜３５０Ａと非常に
少く、かつダート電極の端に位置するため、ダート電極
によって引き起こされる。導電層内の空乏層に与よる影
響が少ない。

、このため、と、の、エツチング工程がＦＥＴの特性に
対する影響（例えばダート、長、スレシュホルト電圧の
変化）を小さいため、多数の特性の揃ったＦ、Ｅ４を確
実に形成できる利点を有する。

（発明の効果）、。

以上のように、この発明９半導体素子の製造方法ＰＣよ
れば、ゲート電極をマスクとしてＦＥＴのｒ−トー１極
下をわずかに除去することによシ、注入イオン（よる基
板表面の高濃度層とダート電極の距Ｒ￥：　、Ｎａすよ
うにし声ので、ＦＥＴ特性を変化させることなく、ダー
ト耐圧、９ｐμ上、ショートチャンネル効果を減少させ
今効果を賀する。したがってＧａＡｓ−ＩＣ，の製造に
利用することができる。

【図面の簡単な説明】

第１図（（転）ないし第１図（ｄ＞は従来のセルファラ
イン工程を示す工程説明図、第２図（ａ）および第２図
（ｂ３はひさし付セルファライン構造を示す訳明図、第
３図（ａ）４いし第３図Ｃｄ）はこの発明の半導体素子
の製造方法の一実施例の工程説明図である。３１・・・半絶縁性基板、３２・・・導電層、３３・・
・耐熱性のゲート電極、３４・・・ソース領域、３５．
・、ドレイン領域、３６・・・ソース電極、３７・・・
□ドレイン電極。／６許出ノ頴人□　沖電気工業株弐余社第：）第３図手続補正書昭和５８年１０月Ｉ９日特許庁長官若　杉　和　失敗１、事件の表示昭和５８年　特　許　願第４４３５９　　　号２、発明
の名称半導体素子の製造方法３、補正をする者事件との関係　　　　特　許　　出願人（０２９）沖電
気工業株式会社４、代理人５、補正命令の１３付　　昭和　　年　　月　　口　（
自発）６　補正の対象明細１の発明の詳細な説明の欄。

Claims

【特許請求の範囲】

導電−を有する半導体基板上に耐熱性を有する金属層の
グー、ト電隼を形成し、このダート電極をマスクとじて
ソース・ドレイン領域と：なるべ負領域にドナーイオン
を注入してドナーを、伸性化してノー、ス・ドレイン領
域を形成、、する、か１．あるいはこのイオン注入、層
の熱処理前に１．ケ゛、−１電極をマスクとして早導体
基板をゲート電層と７．：７ト：電極下の、高濃度注入
、層、が分離する。まで高、濃、度注入層を選外、的に
エッチ、ングするエツチン、ダ液を：併用してエツチン
グすることｆ、％徴とす、る、半導体素子の製造方、法
。　　　、、、、、。