JP2009514233A - シリコン及びシリコン合金内の相補型接合型電界効果トランジスタ及びmosトランジスタを用いた集積回路 - Google Patents
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
Abstract
Description
Nanver、Goudena著、「Design considerations for Integrated High-Frequency p-Channel JFET's」、IEEE Transactions Electron Devices、第35巻、第11号、1988年、p.1924-1933 O.Ozawa著、「Electrical Properties of a Triode Like Silicon Vertical Channel JFET」、IEEE Transcations Electron Devices、第ED-27巻、第11号、1980年、p.2115-2123 H.Takanagi、G.Kano著、「Complementary JFET Negative-Resistance Devices」、IEEE Journal of Solid State Circuits、第SC-10巻、第6号、1975年12月、p.509-515 A.Hamade、J.Albarran著、「A JFET/Bipolar Eight-Channel Analog Multiplexer」、IEEE Journal of Solid State Circuits、第SC-16巻、第6号、1978年12月 K.Xehovec、R.Zuleeg著、「Analysis of GaAs FET's for Integrated Logic」、IEEE Transaction on Electron Devices、第ED-27巻、第6号、1980年6月 R.Zuleeg著、「Complementary GaAs Logic」、1985年8月4日 R.Zuleeg著、「Double Implanted GaAs Complementary JFET's」、IEEE Electron Device Letters、1984年
1.回路の電力消費の有意な削減を可能にする
2.ゲートキャパシタンスの有意な低減を可能にする
3.ゲートのリーク電流の有意な低減を可能にする
4.ソース−ドレイン間のリーク電流の有意な低減を可能にする
5.VLSI製造プロセスの有意な簡易化を可能にする
6.CMOS技術用に開発された設計基盤を活用するものである。従来のCMOSセルライブラリで利用可能な全ての複雑な論理機能が本発明に係るデバイスを用いて実現され得る。これらの複雑な論理機能は、これらに限られないが、インバータ、NAND、NOR、ラッチ、フリップフロップ、カウンタ、マルチプレクサ、符号器、復号器、加算器、乗算器、演算論理ユニット、プログラム可能セル、メモリセル、マイクロコントローラ、JPEG復号器、及びMPEG復号器を含む
7.CMOSに使用される既存の製造基盤及び試験基盤を活用するものである
8.デバイスの製造中に導入された欠陥を検出するための有効なスクリーニングとして、電源のリーク電流を測定する方法を可能にする。
1.CMOSが相補型JFETと集積される
2.本発明の一実施形態において、CMOSは如何なる“スペーサ”をも用いずに構築される
3.本発明の上記実施形態において、CMOSの端子群へのコンタクトは平坦であり、すなわち、同一高さにあり、デバイスの製造し易さが向上される
4.このCMOSデバイスのその他の際だった特徴は上述されている。
Claims (68)
- 接合型電界効果トランジスタであって:
第1導電型の半導体基板;
前記半導体基板の表面に隣接して前記半導体基板内に形成された、第1導電型とは逆の第2導電型のウェル領域;
前記半導体基板の表面に隣接して前記半導体基板内に形成された、誘電体材料から成る絶縁領域であり、前記ウェル領域を囲んでいる絶縁領域;
前記半導体基板の表面に隣接して前記ウェル領域内に形成された、第1導電型の互いに重なり合わない第1及び第2の領域であり、それぞれ、当該接合型電界効果トランジスタのソース領域及びドレイン領域を形成する第1及び第2の領域;
前記ソース領域と前記ドレイン領域との間で前記半導体基板上に位置する第1部分と、前記ソース領域及び前記ドレイン領域の一部上に位置する第2部分と、前記絶縁領域の一部上に位置する第3部分とを有する、第2導電型のゲート電極領域;
前記ゲート電極領域の前記第1部分全体の直下で前記ウェル領域内に形成された、第2導電型のゲート領域であり、前記ゲート電極領域からドープされ、或る不純物濃度を有するゲート領域;及び
前記ゲート領域全体の直下で前記ウェル領域内に形成された、第1導電型のチャネル領域;
を有する接合型電界効果トランジスタ。 - 前記半導体基板は、シリコン、ゲルマニウム、シリコンカーバイド、及びシリコン−ゲルマニウム−カーボン合金から成るグループから選択された材料を有する、請求項1に記載の接合型電界効果トランジスタ。
- 前記チャネル領域及び前記ゲート領域は、前記半導体基板上にエピタキシャル成長されたシリコン−ゲルマニウム−カーボン合金材料で形成されている、請求項2に記載の接合型電界効果トランジスタ。
- 前記ゲート電極領域は多結晶シリコンを有する、請求項1に記載の接合型電界効果トランジスタ。
- 前記ゲート電極領域はシリコン−ゲルマニウム−カーボン合金を有する、請求項1に記載の接合型電界効果トランジスタ。
- 前記ゲート電極領域は複数のシリコン−ゲルマニウム−カーボン合金層を有する、請求項1に記載の接合型電界効果トランジスタ。
- 前記ゲート電極領域の前記第3部分上に形成されたゲートコンタクト領域、を更に有する請求項1に記載の接合型電界効果トランジスタ。
- 前記ソース領域上に形成されたソースコンタクト領域;
前記ドレイン領域上に形成されたドレインコンタクト領域;及び
前記ウェル領域上に形成されたウェルコンタクト領域;
を更に有する請求項1に記載の接合型電界効果トランジスタ。 - 前記ゲート電極領域の頂面、前記ソース領域の頂面、前記ドレイン領域の頂面、及び前記ウェル領域の頂面の上に位置するシリサイド層;及び
前記ゲート電極領域の1つ以上の側壁に位置する、誘電体材料で形成されたスペーサ層;
を更に有する請求項8に記載の接合型電界効果トランジスタ。 - 前記半導体基板の頂部に形成され且つ前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート電極領域、及び前記ウェルコンタクト領域の上に位置する誘電体層、を更に有し;
前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート電極領域、及び前記ウェルコンタクト領域は、多結晶シリコン層から形成されており;
前記多結晶シリコン層は実質的に平坦であり;
前記多結晶シリコン層は、前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート電極領域、及び前記ウェルコンタクト領域を形成するように、パターニングされ且つエッチングされており;且つ
前記誘電体層は、前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート電極領域、及び前記ウェルコンタクト領域まで実質的に同一の深さを有するコンタクトホールを形成するように、パターニングされ且つエッチングされている;
請求項8に記載の接合型電界効果トランジスタ。 - 前記ソース領域は第1ソース領域及び第2ソース領域を有し;
前記第1ソース領域は前記第2ソース領域と前記チャネル領域とを接続しており;
前記第1ソース領域の不純物濃度は、前記ソースコンタクト領域とは独立に、ドーピング工程によって制御されており;
前記第2ソース領域は前記ソースコンタクト領域の下にのみ形成されており;
前記第2ソース領域は前記チャネル領域と接触しておらず;
前記第2ソース領域は、前記ソースコンタクト領域、イオン注入された領域、及び前記ソースコンタクト領域とイオン注入された領域との組み合わせから成るグループから選択されたドーパント源からドープされた不純物濃度を有し;
前記ドレイン領域は第1ドレイン領域及び第2ドレイン領域を有し;
前記第1ドレイン領域は前記第2ドレイン領域と前記チャネル領域とを接続しており;
前記第1ドレイン領域の不純物濃度は、前記ドレインコンタクト領域とは独立に、ドーピング工程によって制御されており;
前記第2ドレイン領域は前記ドレインコンタクト領域の下にのみ形成されており;
前記第2ドレイン領域は前記チャネル領域と接触しておらず;
前記第2ドレイン領域は、前記ドレインコンタクト領域、イオン注入された領域、及び前記ドレインコンタクト領域とイオン注入された領域との組み合わせから成るグループから選択されたドーパント源からドープされた不純物濃度を有する;
請求項8に記載の接合型電界効果トランジスタ。 - 前記第2ソース領域と前記チャネル領域との間の離隔距離は、前記第2ドレイン領域と前記チャネル領域との間の離隔距離に依存していない、請求項11に記載の接合型電界効果トランジスタ。
- MOSトランジスタであって:
第1導電型の半導体基板;
前記半導体基板の表面に隣接して前記半導体基板内に形成された、第1導電型とは逆の第2導電型のウェル領域;
前記半導体基板の表面に隣接して前記半導体基板内に形成された、誘電体材料から成る絶縁領域であり、前記ウェル領域を囲んでいる絶縁領域;
前記半導体基板の表面に隣接して前記ウェル領域内に形成された、第1導電型の互いに重なり合わない第1及び第2の領域であり、それぞれ、当該MOSトランジスタのソース領域及びドレイン領域を形成する第1及び第2の領域;
半導体の酸化物又は窒化酸化物で形成されたゲート誘電体層であり、前記ソース領域と前記ドレイン領域との間で前記半導体基板の直上に形成されたゲート誘電体層;
前記ゲート誘電体層上に位置する第1部分と、前記ソース領域及び前記ドレイン領域の一部上に位置する第2部分と、前記絶縁領域の一部上に位置する第3部分とを有する、第2導電型のゲート領域;
前記ゲート電極領域の前記第1部分全体の直下で前記ウェル領域内に形成された、第2導電型のゲート領域であり、前記ゲート電極領域からドープされ、或る不純物濃度を有するゲート領域;
前記ソース領域上に形成されたソースコンタクト領域;
前記ドレイン領域上に形成されたドレインコンタクト領域;及び
前記ウェル領域上に形成されたウェルコンタクト領域;
を有し、
前記ソース領域は第1ソース領域及び第2ソース領域を有し;
前記第1ソース領域は、前記第2ソース領域と前記ゲート誘電体層の直下の領域とを接続しており;
前記第1ソース領域の不純物濃度は、前記ソースコンタクト領域とは独立に、ドーピング工程によって制御されており;
前記第2ソース領域は前記ソースコンタクト領域の下にのみ形成されており;
前記第2ソース領域は前記ゲート誘電体層の直下の領域と接触しておらず;
前記第2ソース領域は、前記ソースコンタクト領域、イオン注入された領域、及び前記ソースコンタクト領域とイオン注入された領域との組み合わせから成るグループから選択されたドーパント源からドープされた不純物濃度を有し;
前記ドレイン領域は第1ドレイン領域及び第2ドレイン領域を有し;
前記第1ドレイン領域は、前記第2ドレイン領域と前記ゲート誘電体層の直下の領域とを接続しており;
前記第1ドレイン領域の不純物濃度は、前記ドレインコンタクト領域とは独立に、ドーピング工程によって制御されており;
前記第2ドレイン領域は前記ドレインコンタクト領域の下にのみ形成されており;
前記第2ドレイン領域は前記ゲート誘電体層の直下の領域と接触しておらず;
前記第2ドレイン領域は、前記ドレインコンタクト領域、イオン注入された領域、及び前記ドレインコンタクト領域とイオン注入された領域との組み合わせから成るグループから選択されたドーパント源からドープされた不純物濃度を有する;
MOSトランジスタ。 - 前記第1ソース領域と前記ゲート誘電体層の直下の領域との間の離隔距離は、前記第1ドレイン領域と前記ゲート誘電体層の直下の領域との間の離隔距離に依存していない、請求項13に記載のMOSトランジスタ。
- 前記半導体基板は、シリコン、ゲルマニウム、シリコンカーバイド、及びシリコン−ゲルマニウム−カーボン合金から成るグループから選択された材料を有する、請求項13に記載のMOSトランジスタ。
- 前記半導体基板の頂部に形成され且つ前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート領域、及び前記ウェルコンタクト領域の上に位置する誘電体層、を更に有し;
前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート領域、及び前記ウェルコンタクト領域は、多結晶シリコン層から形成されており;
前記多結晶シリコン層は実質的に平坦であり;
前記多結晶シリコン層は、前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート領域、及び前記ウェルコンタクト領域を形成するように、パターニングされ且つエッチングされており;且つ
前記誘電体層は、前記ソースコンタクト領域、前記ドレインコンタクト領域、前記ゲート領域、及び前記ウェルコンタクト領域まで実質的に同一の深さを有するコンタクトホールを形成するように、パターニングされ且つエッチングされている;
請求項13に記載のMOSトランジスタ。 - 1つ以上のデバイスを有する電子回路であって、当該電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する、電子回路。
- 当該電子回路内の少なくとも1つのデバイスはMOSトランジスタを有する、請求項17に記載の電子回路。
- 当該電子回路内の少なくとも1つのデバイスはバイポーラトランジスタを有する、請求項17に記載の電子回路。
- 1つ以上のデバイスを有する電子回路であって、当該電子回路内の少なくとも1つのデバイスは請求項13に記載のMOSトランジスタを有する、電子回路。
- 当該電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する、請求項20に記載の電子回路。
- 当該電子回路内の少なくとも1つのデバイスはバイポーラトランジスタを有する、請求項20に記載の電子回路。
- 1つ以上の半導体デバイスを製造する方法であって:
第1導電型の半導体基板内に、誘電体材料で充填された1つ以上の分離領域を形成する工程;
第1導電型の1つ以上のウェル領域、及び第1導電型とは逆の第2導電型の1つ以上のウェル領域を形成するように、前記半導体基板内の1つ以上の領域をドーピングする工程;
前記1つ以上のウェル領域内に1つ以上のチャネル領域を形成する工程であり、各チャネル領域は対応するウェル領域の導電型とは逆の導電型を有する工程;
前記半導体基板上に第1の半導体層を堆積する工程;
1つ以上のドレインコンタクト領域、1つ以上のソースコンタクト領域、1つ以上のゲート電極領域、及び1つ以上のウェルコンタクト領域をドーピングするために、各ウェル領域上の前記第1の半導体層を選択的にドーピングする工程であり、各ドレインコンタクト領域及びソースコンタクト領域は、対応するウェル領域の導電型とは逆の導電型にドープされ、;各ゲート電極領域及びウェルコンタクト領域は、対応するウェル領域の導電型にドープされる工程;
阻止層を形成するために、前記第1の半導体層の頂部に第1の誘電体層を堆積する工程;
1つ以上のドレインコンタクト領域、1つ以上のソースコンタクト領域、1つ以上のゲート電極領域、及び1つ以上のウェルコンタクト領域を形成するように、前記第1の半導体層をマスクし、エッチングするマスキング・エッチング工程;
イオン注入によって前記1つ以上のウェル領域内に、1つ以上の第1ソース領域及び1つ以上の第1ドレイン領域を形成する工程であり;
各第1ソース領域は、ソースコンタクト領域の直下の領域とチャネル領域との間を接続し;
各第1ドレイン領域は、ドレインコンタクト領域の直下の領域とチャネル領域との間を接続し;且つ
各第1ソース領域及び各第1ドレイン領域は、対応するウェル領域の導電型とは逆の導電型にイオン注入される;
工程;
前記第1の半導体層及び前記第1の誘電体層を有する前記半導体基板をアニールするアニール工程;
前記マスキング・エッチング工程中にエッチング除去された前記第1の半導体層内の領域を、平坦な表面を形成するために、誘電体材料で充填する工程;
前記阻止層を非選択的に除去する工程;
前記第1の半導体層の頂部に選択的にシリサイドを形成する工程;
前記半導体基板上に第2の誘電体層を堆積し、コンタクトホールを形成するようにエッチングする工程;及び
相互接続を形成するために、前記半導体基板上に1つ以上の金属層を堆積し、エッチングする工程;
を有する方法。 - 前記アニール工程は:
各ゲート電極領域の下に、該ゲート電極領域からドープされた不純物濃度を有するゲート領域を形成する工程;
各ソースコンタクト領域の下に、該ソースコンタクト領域からドープされた不純物濃度を有し且つ第1ソース領域と接続された第2ソース領域を形成する工程;及び
各ドレインコンタクト領域の下に、該ドレインコンタクト領域からドープされた不純物濃度を有し且つ第1ドレイン領域と接続された第2ドレイン領域を形成する工程;
を有する、請求項23に記載の方法。 - 前記半導体基板はシリコンから成り;
前記第1の半導体層は多結晶シリコンから成り;且つ
前記第1の誘電体層は窒化シリコンから成る;
請求項24に記載の方法。 - 前記1つ以上のチャネル領域を形成する工程の後に、更に:
前記半導体基板の頂部にゲート誘電体層を形成し、且つMOSトランジスタを形成するためのソース領域、ドレイン領域、及びウェル領域の上の前記ゲート誘電体層を選択的に除去する工程;及び
接合型電界効果トランジスタを形成するためのチャネル領域、ソース領域、ドレイン領域、及びウェル領域の上の前記ゲート誘電体層を選択的に除去する工程;
を有する請求項23に記載の方法。 - 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造はネットリストを有し;
前記電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する;
コンピュータ読み取り可能媒体。 - 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造はセルライブラリの構成要素を有し;
前記電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する;
コンピュータ読み取り可能媒体。 - 前記セルライブラリの前記構成要素は、タイミング、パワー及びサイズに関する情報を含む、請求項28に記載のコンピュータ読み取り可能媒体。
- 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造はネットリストを有し;
前記電子回路内の少なくとも1つのデバイスは請求項13に記載のMOSトランジスタを有する;
コンピュータ読み取り可能媒体。 - 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造はセルライブラリの構成要素を有し;
前記電子回路内の少なくとも1つのデバイスは請求項13に記載のMOSトランジスタを有する;
コンピュータ読み取り可能媒体。 - 前記セルライブラリの前記構成要素は、タイミング、パワー及びサイズに関する情報を含む、請求項31に記載のコンピュータ読み取り可能媒体。
- 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造は前記電子回路の物理レイアウトの表現を有し;
前記電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する;
コンピュータ読み取り可能媒体。 - 少なくとも1つのデータ構造はセルライブラリである、請求項33に記載のコンピュータ読み取り可能媒体。
- 前記セルライブラリは、タイミング、パワー及びサイズに関する情報を含む、請求項34に記載のコンピュータ読み取り可能媒体。
- 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造は前記電子回路の物理レイアウトの表現を有し;
前記電子回路内の少なくとも1つのデバイスは請求項13に記載のMOSトランジスタを有する;
コンピュータ読み取り可能媒体。 - 少なくとも1つのデータ構造はセルライブラリの構成要素である、請求項36に記載のコンピュータ読み取り可能媒体。
- 前記セルライブラリは、タイミング、パワー及びサイズに関する情報を含む、請求項37に記載のコンピュータ読み取り可能媒体。
- 電子回路の物理レイアウトを表示する電子ディスプレーであって、前記電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する、電子ディスプレー。
- 電子回路の物理レイアウトを表示する電子ディスプレーであって、前記電子回路内の少なくとも1つのデバイスは請求項13に記載のMOSトランジスタを有する、電子ディスプレー。
- 電子回路の物理レイアウトを作成する物理設計自動化システムであって、前記電子回路内の少なくとも1つのデバイスは請求項1に記載の接合型電界効果トランジスタを有する、物理設計自動化システム。
- 電子回路の物理レイアウトを作成する物理設計自動化システムであって、前記電子回路内の少なくとも1つのデバイスは請求項13に記載のMOSトランジスタを有する、物理設計自動化システム。
- 少なくとも1つの接合型電界効果トランジスタは、外部パッドに結合されたpウェルコンタクト領域を有するnJFETである、請求項41に記載の物理設計自動化システム。
- 少なくとも1つの接合型電界効果トランジスタは、外部パッドに結合されたnウェルコンタクト領域を有するpJFETである、請求項41に記載の物理設計自動化システム。
- 少なくとも1つの接合型電界効果トランジスタは、外部パッドに結合されたpウェルコンタクト領域を有するnJFETであり;
前記外部パッドにバイアス電圧が印加されて、製造上の欠陥により発生されるリーク電流が特定される;
請求項17に記載の電子回路。 - 少なくとも1つの接合型電界効果トランジスタは、外部パッドに結合されたnウェルコンタクト領域を有するpJFETであり;
前記外部パッドにバイアス電圧が印加されて、製造上の欠陥により発生されるリーク電流が特定される;
請求項17に記載の電子回路。 - 電子回路を設計する方法であって:
前記電子回路内に少なくとも1つのnJFETデバイスを設ける段階;及び
前記電子回路内の全てのnJFETに結合された外部パッドを設ける段階;
を有し、
前記電子回路が製造され、且つ前記外部パッドにバイアス電圧が印加されて、製造上の欠陥により発生されるリーク電流が特定される、
方法。 - 電子回路を設計する方法であって:
前記電子回路内に少なくとも1つのpJFETデバイスを設ける段階;及び
前記電子回路内の全てのpJFETに結合された外部パッドを設ける段階;
を有し、
前記電子回路が製造され、且つ前記外部パッドにバイアス電圧が印加されて、製造上の欠陥により発生されるリーク電流が特定される、
方法。 - 電子回路を試験する方法であって:
前記電子回路内の少なくとも1つのpJFETを特定する段階;
前記電子回路内の全てのpJFETに結合された外部パッドを特定する段階;
前記外部パッドにバイアス電圧を印加する段階;及び
製造上の欠陥により発生されるリーク電流を決定する段階;
を有する方法。 - 電子回路を試験する方法であって:
前記電子回路内の少なくとも1つのnJFETを特定する段階;
前記電子回路内の全てのnJFETに結合された外部パッドを特定する段階;
前記外部パッドにバイアス電圧を印加する段階;及び
製造上の欠陥により発生されるリーク電流を決定する段階;
を有する方法。 - 第1のゲート回路及び第2の回路を有する、キャパシタンスが低減された接合型電界効果トランジスタであって:
前記第1のゲート回路は、ポリシリコンゲート電極領域、及びゲート領域を有し;
前記ゲート領域は前記ポリシリコンゲート電極領域と近接しており;且つ
前記ゲート領域は、前記ポリシリコンゲート電極領域からドープされた不純物濃度を有する;
接合型電界効果トランジスタ。 - ソース、ドレイン、ゲート、ソース連結領域、及びドレイン連結領域を有する、キャパシタンスが低減されたMOSトランジスタであって:
前記ソース連結領域は、前記ソースと前記ゲートとの間を隔離しており;
前記ドレイン連結領域は、前記ドレインと前記ゲートとの間を隔離しており;且つ
前記ソース連結領域の寸法は、前記ドレイン連結領域の寸法に依存していない;
MOSトランジスタ。 - シリコン又はシリコン合金を用いて製造された少なくとも1つのnJFET及びpJFETを有する電子回路であって、電源電圧を前記シリコン又はシリコン合金の内蔵電位より小さく制限することによってゲートリーク電流が制限される、電子回路。
- 最小寸法が70nm以下である、請求項53に記載の電子回路。
- nJFET及びpJFETを有する電子回路であって:
前記nJFETのドレイン端子は前記pJFETのドレイン端子に結合されており;
前記nJFETのゲート端子は前記pJFETのゲート端子に結合されており;且つ
前記nJFET及びpJFETは相補的モードで動作する;
電子回路。 - 第1の回路及び第2の回路を有する電子回路であって:
前記第1の回路はnJFET及びpJFETを有し;且つ
前記nJFETは、インバータ、NAND、NOR、ラッチ、フリップフロップ、カウンタ、マルチプレクサ、符号器、復号器、加算器、乗算器、演算論理ユニット、プログラム可能論理セル、メモリセル、マイクロコントローラ、JPEG復号器、及びMPEG復号器から成るグループから選択された論理ゲートを実現するように、前記pJFETに結合されている;
電子回路。 - 前記第2の回路はMOSトランジスタを有する、請求項56に記載の電子回路。
- 前記第2の回路はバイポーラトランジスタを有する、請求項56に記載の電子回路。
- 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造はネットリストを有し;
前記電子回路はnJFET及びpJFETを有し;
前記nJFETのドレイン端子は前記pJFETのドレイン端子に結合されており;
前記nJFETのゲート端子は前記pJFETのゲート端子に結合されており;且つ
前記nJFET及びpJFETは相補的モードで動作する;
コンピュータ読み取り可能媒体。 - 前記電子回路は更にMOSトランジスタを有する、請求項59に記載のコンピュータ読み取り可能媒体。
- 前記電子回路は更にバイポーラトランジスタを有する、請求項59に記載のコンピュータ読み取り可能媒体。
- 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造はセルライブラリの構成要素を有し;
前記電子回路はnJFET及びpJFETを有し;
前記nJFETのドレイン端子は前記pJFETのドレイン端子に結合されており;
前記nJFETのゲート端子は前記pJFETのゲート端子に結合されており;且つ
前記nJFET及びpJFETは相補的モードで動作する;
コンピュータ読み取り可能媒体。 - 前記セルライブラリの前記構成要素は、タイミング、パワー及びサイズに関する情報を含む、請求項62に記載のコンピュータ読み取り可能媒体。
- 電子回路を表す1つ以上のデータ構造を含むコンピュータ読み取り可能媒体であって:
少なくとも1つのデータ構造は前記電子回路の物理レイアウトの表現を有し;
前記電子回路はnJFET及びpJFETを有し;
前記nJFETのドレイン端子は前記pJFETのドレイン端子に結合されており;
前記nJFETのゲート端子は前記pJFETのゲート端子に結合されており;且つ
前記nJFET及びpJFETは相補的モードで動作する;
コンピュータ読み取り可能媒体。 - 電子回路の物理レイアウトを表示する電子ディスプレーであって:
前記電子回路はnJFET及びpJFETを有し;
前記nJFETのドレイン端子は前記pJFETのドレイン端子に結合されており;
前記nJFETのゲート端子は前記pJFETのゲート端子に結合されており;且つ
前記nJFET及びpJFETは相補的モードで動作する;
電子ディスプレー。 - 電子回路の物理レイアウトを作成する物理設計自動化システムであって:
前記電子回路はnJFET及びpJFETを有し;
前記nJFETのドレイン端子は前記pJFETのドレイン端子に結合されており;
前記nJFETのゲート端子は前記pJFETのゲート端子に結合されており;且つ
前記nJFET及びpJFETは相補的モードで動作する;
物理設計自動化システム。 - 電子回路を設計する方法であって:
前記電子回路内に少なくとも1つのnJFETデバイス及びpJFETデバイスを設ける段階;
前記nJFETのドレイン端子を前記pJFETのドレイン端子に結合させる段階;
前記nJFETのゲート端子を前記pJFETのゲート端子に結合させる段階;及び
前記電子回路内に少なくとも1つのネットに結合された少なくとも1つの外部パッドを設ける段階であり、前記電子回路が製造され、且つ前記少なくとも1つの外部パッドにバイアス電圧が印加されて、製造上の欠陥により発生されるリーク電流が特定される段階;
を有し、
前記nJFET及びpJFETは相補的モードで動作する;
方法。 - 前記ゲート領域の寸法は前記ゲートコンタクト領域の最小寸法より小さい、請求項7に記載の接合型電界効果トランジスタ。
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---|---|---|---|
US11/261,873 US7569873B2 (en) | 2005-10-28 | 2005-10-28 | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
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---|---|
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---|---|---|---|
JP2008538040A Pending JP2009514233A (ja) | 2005-10-28 | 2006-10-30 | シリコン及びシリコン合金内の相補型接合型電界効果トランジスタ及びmosトランジスタを用いた集積回路 |
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---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011166025A (ja) * | 2010-02-12 | 2011-08-25 | Denso Corp | コンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置およびその製造方法 |
Families Citing this family (110)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8957511B2 (en) | 2005-08-22 | 2015-02-17 | Madhukar B. Vora | Apparatus and methods for high-density chip connectivity |
US7745301B2 (en) | 2005-08-22 | 2010-06-29 | Terapede, Llc | Methods and apparatus for high-density chip connectivity |
US7592841B2 (en) * | 2006-05-11 | 2009-09-22 | Dsm Solutions, Inc. | Circuit configurations having four terminal JFET devices |
US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
EP1961120A4 (en) * | 2005-12-07 | 2008-12-31 | Dsm Solutions Inc | METHOD FOR MANUFACTURING AND OPERATING A SHOCK LAYER FIELD EFFECT TRANSISTOR FOR LOW POWER CONSUMPTION |
US9159568B2 (en) * | 2006-02-04 | 2015-10-13 | Cypress Semiconductor Corporation | Method for fabricating memory cells having split charge storage nodes |
US7764137B2 (en) * | 2006-09-28 | 2010-07-27 | Suvolta, Inc. | Circuit and method for generating electrical solutions with junction field effect transistors |
US7525163B2 (en) * | 2006-10-31 | 2009-04-28 | Dsm Solutions, Inc. | Semiconductor device, design method and structure |
US20080099798A1 (en) * | 2006-10-31 | 2008-05-01 | Douglas Kerns | Methods and devices for amplifying a signal |
US20080099796A1 (en) * | 2006-11-01 | 2008-05-01 | Vora Madhukar B | Device with patterned semiconductor electrode structure and method of manufacture |
US20080237657A1 (en) * | 2007-03-26 | 2008-10-02 | Dsm Solution, Inc. | Signaling circuit and method for integrated circuit devices and systems |
US20080265936A1 (en) * | 2007-04-27 | 2008-10-30 | Dsm Solutions, Inc. | Integrated circuit switching device, structure and method of manufacture |
US7729149B2 (en) * | 2007-05-01 | 2010-06-01 | Suvolta, Inc. | Content addressable memory cell including a junction field effect transistor |
US20080272401A1 (en) * | 2007-05-03 | 2008-11-06 | Dsm Solutions, Inc. | Inverted Junction Field Effect Transistor and Method of Forming Thereof |
US7531854B2 (en) * | 2007-05-04 | 2009-05-12 | Dsm Solutions, Inc. | Semiconductor device having strain-inducing substrate and fabrication methods thereof |
US7453107B1 (en) * | 2007-05-04 | 2008-11-18 | Dsm Solutions, Inc. | Method for applying a stress layer to a semiconductor device and device formed therefrom |
US7772056B2 (en) * | 2007-06-18 | 2010-08-10 | University Of Utah Research Foundation | Transistors for replacing metal-oxide semiconductor field-effect transistors in nanoelectronics |
US7629812B2 (en) * | 2007-08-03 | 2009-12-08 | Dsm Solutions, Inc. | Switching circuits and methods for programmable logic devices |
US8035139B2 (en) * | 2007-09-02 | 2011-10-11 | Suvolta, Inc. | Dynamic random access memory having junction field effect transistor cell access device |
US7704844B2 (en) * | 2007-10-04 | 2010-04-27 | International Business Machines Corporation | High performance MOSFET |
US20090168508A1 (en) * | 2007-12-31 | 2009-07-02 | Dsm Solutions, Inc. | Static random access memory having cells with junction field effect and bipolar junction transistors |
US8207784B2 (en) | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
US7688117B1 (en) | 2008-04-21 | 2010-03-30 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | N channel JFET based digital logic gate structure |
US7710148B2 (en) * | 2008-06-02 | 2010-05-04 | Suvolta, Inc. | Programmable switch circuit and method, method of manufacture, and devices and systems including the same |
US8232585B2 (en) | 2008-07-24 | 2012-07-31 | Micron Technology, Inc. | JFET devices with PIN gate stacks |
US8120072B2 (en) | 2008-07-24 | 2012-02-21 | Micron Technology, Inc. | JFET devices with increased barrier height and methods of making same |
US20100019289A1 (en) * | 2008-07-25 | 2010-01-28 | Dsm Solutions, Inc. | Junction Field Effect Transistor Using Silicide Connection Regions and Method of Fabrication |
US8481372B2 (en) | 2008-12-11 | 2013-07-09 | Micron Technology, Inc. | JFET device structures and methods for fabricating the same |
US8278691B2 (en) | 2008-12-11 | 2012-10-02 | Micron Technology, Inc. | Low power memory device with JFET device structures |
US7943971B1 (en) | 2008-12-17 | 2011-05-17 | Suvolta, Inc. | Junction field effect transistor (JFET) structure having top-to-bottom gate tie and method of manufacture |
US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
US8329568B1 (en) * | 2010-05-03 | 2012-12-11 | Xilinx, Inc. | Semiconductor device and method for making the same |
CN102254818B (zh) * | 2010-05-19 | 2013-05-01 | 中国科学院微电子研究所 | 一种半导体结型二极管器件及其制造方法 |
US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
US8377783B2 (en) | 2010-09-30 | 2013-02-19 | Suvolta, Inc. | Method for reducing punch-through in a transistor device |
US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
US8796147B2 (en) * | 2010-12-17 | 2014-08-05 | Stmicroelectronics, Inc. | Layer formation with reduced channel loss |
US8754455B2 (en) | 2011-01-03 | 2014-06-17 | International Business Machines Corporation | Junction field effect transistor structure with P-type silicon germanium or silicon germanium carbide gate(s) and method of forming the structure |
US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
US8525271B2 (en) * | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
CN102779753B (zh) * | 2011-05-12 | 2015-05-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件制造方法 |
US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
KR101891373B1 (ko) | 2011-08-05 | 2018-08-24 | 엠아이이 후지쯔 세미컨덕터 리미티드 | 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법 |
US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
US9793153B2 (en) * | 2011-09-20 | 2017-10-17 | Alpha And Omega Semiconductor Incorporated | Low cost and mask reduction method for high voltage devices |
US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
US8927357B2 (en) | 2011-11-11 | 2015-01-06 | International Business Machines Corporation | Junction field-effect transistor with raised source and drain regions formed by selective epitaxy |
US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
WO2013095340A1 (en) * | 2011-12-19 | 2013-06-27 | Intel Corporation | Pulsed laser anneal process for transistors with partial melt of a raised source-drain |
US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
CN104854698A (zh) | 2012-10-31 | 2015-08-19 | 三重富士通半导体有限责任公司 | 具有低变化晶体管外围电路的dram型器件以及相关方法 |
US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
US8994415B1 (en) | 2013-03-01 | 2015-03-31 | Suvolta, Inc. | Multiple VDD clock buffer |
US8988153B1 (en) | 2013-03-09 | 2015-03-24 | Suvolta, Inc. | Ring oscillator with NMOS or PMOS variation insensitivity |
US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
US9449967B1 (en) | 2013-03-15 | 2016-09-20 | Fujitsu Semiconductor Limited | Transistor array structure |
US9112495B1 (en) | 2013-03-15 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit device body bias circuits and methods |
US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
US8976575B1 (en) | 2013-08-29 | 2015-03-10 | Suvolta, Inc. | SRAM performance monitor |
KR102210325B1 (ko) | 2013-09-06 | 2021-02-01 | 삼성전자주식회사 | Cmos 소자 및 그 제조 방법 |
KR102138385B1 (ko) * | 2014-03-06 | 2020-07-28 | 매그나칩 반도체 유한회사 | 저 비용의 반도체 소자 제조방법 |
US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
US10367514B2 (en) | 2015-01-24 | 2019-07-30 | Circuit Seed, Llc | Passive phased injection locked circuit |
US10211781B2 (en) | 2015-07-29 | 2019-02-19 | Circuit Seed, Llc | Complementary current field-effect transistor devices and amplifiers |
CN108141181A (zh) | 2015-07-30 | 2018-06-08 | 电路种子有限责任公司 | 多级式且前馈补偿的互补电流场效应晶体管放大器 |
US10476457B2 (en) | 2015-07-30 | 2019-11-12 | Circuit Seed, Llc | Low noise trans-impedance amplifiers based on complementary current field-effect transistor devices |
US10514716B2 (en) * | 2015-07-30 | 2019-12-24 | Circuit Seed, Llc | Reference generator and current source transistor based on complementary current field-effect transistor devices |
CN105070662A (zh) * | 2015-08-31 | 2015-11-18 | 株洲南车时代电气股份有限公司 | 一种碳化硅mosfet的制造方法 |
WO2017105554A1 (en) | 2015-12-14 | 2017-06-22 | Circuit Seed, Llc | Super-saturation current field effect transistor and trans-impedance mos device |
WO2018063395A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Pn diodes and connected group iii-n devices and their methods of fabrication |
KR101800783B1 (ko) * | 2016-10-14 | 2017-11-23 | 서강대학교 산학협력단 | 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법 |
US10438951B2 (en) * | 2017-03-24 | 2019-10-08 | Asahi Kasei Microdevices Corporation | Semiconductor device and manufacturing method thereof |
CN108417590B (zh) * | 2018-02-02 | 2020-11-27 | 天津大学 | Nmos型栅体互连光电探测器及其制备方法 |
CN110660734B (zh) * | 2018-06-28 | 2022-05-17 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
JP7128136B2 (ja) | 2019-03-08 | 2022-08-30 | 株式会社東芝 | 接合型電界効果トランジスタ |
CN110262771B (zh) * | 2019-05-09 | 2021-07-13 | 中国科学院微电子研究所 | 一种基于mos晶体管的基本运算电路及其扩展电路 |
US11508749B2 (en) * | 2020-06-15 | 2022-11-22 | Sandisk Technologies Llc | Cutoff gate electrodes for switches for a three-dimensional memory device and method of making the same |
CN113098493B (zh) * | 2021-04-01 | 2023-05-30 | 长鑫存储技术有限公司 | 逻辑门电路结构 |
US11705499B2 (en) * | 2021-06-11 | 2023-07-18 | Nanya Technology Corporation | Semiconductor device with inverter and method for fabricating the same |
CN114725090B (zh) * | 2022-05-24 | 2022-09-02 | 深圳芯能半导体技术有限公司 | 一种绝缘栅双极型晶体管及其制备方法 |
CN117672976B (zh) * | 2024-02-01 | 2024-04-05 | 汉轩微电子制造(江苏)有限公司 | 一种bjt组合图腾柱驱动器件的制造方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53143178A (en) * | 1977-05-20 | 1978-12-13 | Nec Corp | Field effect type transistor |
JPS60220975A (ja) * | 1984-04-18 | 1985-11-05 | Toshiba Corp | GaAs電界効果トランジスタ及びその製造方法 |
JPS6169176A (ja) * | 1984-09-12 | 1986-04-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS61267358A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 半導体装置 |
JPS6468975A (en) * | 1987-09-09 | 1989-03-15 | Yokogawa Electric Corp | Manufacture of junction fet |
JPH03222367A (ja) * | 1990-01-26 | 1991-10-01 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
JPH1012887A (ja) * | 1996-06-26 | 1998-01-16 | Nec Corp | トランジスタ素子及びその製造方法 |
JPH1154524A (ja) * | 1997-07-30 | 1999-02-26 | Sony Corp | トランジスタを有する半導体装置とその製造方法 |
JP2001308193A (ja) * | 2000-04-26 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2003088365A1 (fr) * | 2002-04-17 | 2003-10-23 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US519270A (en) * | 1894-05-01 | Hay elevator and carrier | ||
US3638079A (en) * | 1970-01-28 | 1972-01-25 | Sylvania Electric Prod | Complementary semiconductor devices in monolithic integrated circuits |
IT1044690B (it) * | 1974-11-11 | 1980-04-21 | Siemens Ag | Dispositivo con due transistori a effetto di campo complementari |
US4679298A (en) * | 1984-01-16 | 1987-07-14 | Mcdonnell Douglas Corporation | Method of fabrication of GaAs complementary enhancement mode junction field effect transistor |
US4568957A (en) * | 1984-01-16 | 1986-02-04 | Mcdonnell Douglas Corporation | GaAs Complementary enhancement mode junction field effect transistor structures and method of fabrication |
DE3682119D1 (de) * | 1985-06-21 | 1991-11-28 | Honeywell Inc | Komplementaere ic-struktur mit hoher steilheit. |
US4700461A (en) * | 1986-09-29 | 1987-10-20 | Massachusetts Institute Of Technology | Process for making junction field-effect transistors |
US4866491A (en) * | 1987-02-06 | 1989-09-12 | International Business Machines Corporation | Heterojunction field effect transistor having gate threshold voltage capability |
JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2527775B2 (ja) * | 1987-12-28 | 1996-08-28 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
US4912053A (en) * | 1988-02-01 | 1990-03-27 | Harris Corporation | Ion implanted JFET with self-aligned source and drain |
US5055723A (en) | 1989-02-28 | 1991-10-08 | Precision Monolithics, Inc. | Jfet analog switch with gate current control |
US5008719A (en) * | 1989-10-20 | 1991-04-16 | Harris Corporation | Dual layer surface gate JFET having enhanced gate-channel breakdown voltage |
US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
KR100292851B1 (ko) * | 1991-09-27 | 2001-09-17 | 스콧 티. 마이쿠엔 | 높은얼리전압,고주파성능및고항복전압특성을구비한상보형바이폴라트랜지스터및그제조방법 |
US5296409A (en) * | 1992-05-08 | 1994-03-22 | National Semiconductor Corporation | Method of making n-channel and p-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
US5618688A (en) * | 1994-02-22 | 1997-04-08 | Motorola, Inc. | Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET |
US5714777A (en) * | 1997-02-19 | 1998-02-03 | International Business Machines Corporation | Si/SiGe vertical junction field effect transistor |
US6163052A (en) * | 1997-04-04 | 2000-12-19 | Advanced Micro Devices, Inc. | Trench-gated vertical combination JFET and MOSFET devices |
FR2776832B1 (fr) * | 1998-03-31 | 2000-06-16 | Sgs Thomson Microelectronics | Procede de fabrication de transistors jfet |
US6307223B1 (en) * | 1998-12-11 | 2001-10-23 | Lovoltech, Inc. | Complementary junction field effect transistors |
WO2001041544A2 (en) | 1999-12-11 | 2001-06-14 | Asm America, Inc. | Deposition of gate stacks including silicon germanium layers |
TW429517B (en) | 1999-12-16 | 2001-04-11 | United Microelectronics Corp | Gate oxide layer manufacturing method |
US6870189B1 (en) * | 1999-12-24 | 2005-03-22 | Sumitomo Electric Industries, Ltd. | Pinch-off type vertical junction field effect transistor and method of manufacturing the same |
JP2001244456A (ja) * | 2000-02-28 | 2001-09-07 | Nec Corp | 化合物半導体装置およびその製造方法 |
US6383868B1 (en) * | 2000-08-31 | 2002-05-07 | Micron Technology, Inc. | Methods for forming contact and container structures, and integrated circuit devices therefrom |
WO2002052652A1 (fr) * | 2000-12-26 | 2002-07-04 | Matsushita Electric Industrial Co., Ltd. | Composant a semi-conducteur et son procede de fabrication |
DE10220578A1 (de) * | 2002-05-08 | 2003-11-27 | Infineon Technologies Ag | Bipolartransistor |
US6828689B2 (en) * | 2002-07-08 | 2004-12-07 | Vi Ci Civ | Semiconductor latches and SRAM devices |
TW561506B (en) | 2002-07-22 | 2003-11-11 | Taiwan Semiconductor Mfg | Method for forming MOSFET |
US6861303B2 (en) * | 2003-05-09 | 2005-03-01 | Texas Instruments Incorporated | JFET structure for integrated circuit and fabrication method |
DE102004037087A1 (de) * | 2004-07-30 | 2006-03-23 | Advanced Micro Devices, Inc., Sunnyvale | Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren |
US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
-
2005
- 2005-10-28 US US11/261,873 patent/US7569873B2/en not_active Expired - Fee Related
-
2006
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-
2008
- 2008-11-03 US US12/263,854 patent/US7687834B2/en not_active Expired - Fee Related
-
2009
- 2009-06-26 US US12/492,320 patent/US7915107B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53143178A (en) * | 1977-05-20 | 1978-12-13 | Nec Corp | Field effect type transistor |
JPS60220975A (ja) * | 1984-04-18 | 1985-11-05 | Toshiba Corp | GaAs電界効果トランジスタ及びその製造方法 |
JPS6169176A (ja) * | 1984-09-12 | 1986-04-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS61267358A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 半導体装置 |
JPS6468975A (en) * | 1987-09-09 | 1989-03-15 | Yokogawa Electric Corp | Manufacture of junction fet |
JPH03222367A (ja) * | 1990-01-26 | 1991-10-01 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
JPH1012887A (ja) * | 1996-06-26 | 1998-01-16 | Nec Corp | トランジスタ素子及びその製造方法 |
JPH1154524A (ja) * | 1997-07-30 | 1999-02-26 | Sony Corp | トランジスタを有する半導体装置とその製造方法 |
JP2001308193A (ja) * | 2000-04-26 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2003088365A1 (fr) * | 2002-04-17 | 2003-10-23 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011166025A (ja) * | 2010-02-12 | 2011-08-25 | Denso Corp | コンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置およびその製造方法 |
US8748948B2 (en) | 2010-02-12 | 2014-06-10 | Denso Corporation | SiC semiconductor device having CJFET and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
TWI333695B (en) | 2010-11-21 |
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Veendrick et al. | Fabrication | |
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