JPH05166831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05166831A JPH05166831A JP33308591A JP33308591A JPH05166831A JP H05166831 A JPH05166831 A JP H05166831A JP 33308591 A JP33308591 A JP 33308591A JP 33308591 A JP33308591 A JP 33308591A JP H05166831 A JPH05166831 A JP H05166831A
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- film
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Abstract
(57)【要約】
【目的】この発明は、高圧系トランジスタにおける耐圧
劣化を防止し、トランジスタの信頼性を向上する。 【構成】５０Ｖの高圧系領域19および５Ｖの低圧系領域
20において、Ｐ- 型シリコン基板21の表面上に第１のゲ
−ト酸化膜22を設け、このゲ−ト酸化膜22の上に窒化膜
を設け、前記高圧系領域19における窒化膜の両側に第１
の酸化膜を設け、前記低圧系領域20における窒化膜およ
び第１のゲ−ト酸化膜22を除去し、露出した前記Ｐ- 型
シリコン基板21の表面上に第２のゲ−ト酸化膜27を設
け、前記高圧系領域19における窒化膜を除去し、前記第
１のゲ−ト酸化膜22、第１の酸化膜25および第２のゲ−
ト酸化膜27それぞれの上にゲ−ト電極30,31 を設け、こ
のゲ−ト電極30,31 の両側の前記Ｐ- 型シリコン基板21
にソ−ス・ドレイン領域33を形成する。従って、５０Ｖ
系トランジスタにおける耐圧劣化を防止できる。
劣化を防止し、トランジスタの信頼性を向上する。 【構成】５０Ｖの高圧系領域19および５Ｖの低圧系領域
20において、Ｐ- 型シリコン基板21の表面上に第１のゲ
−ト酸化膜22を設け、このゲ−ト酸化膜22の上に窒化膜
を設け、前記高圧系領域19における窒化膜の両側に第１
の酸化膜を設け、前記低圧系領域20における窒化膜およ
び第１のゲ−ト酸化膜22を除去し、露出した前記Ｐ- 型
シリコン基板21の表面上に第２のゲ−ト酸化膜27を設
け、前記高圧系領域19における窒化膜を除去し、前記第
１のゲ−ト酸化膜22、第１の酸化膜25および第２のゲ−
ト酸化膜27それぞれの上にゲ−ト電極30,31 を設け、こ
のゲ−ト電極30,31 の両側の前記Ｐ- 型シリコン基板21
にソ−ス・ドレイン領域33を形成する。従って、５０Ｖ
系トランジスタにおける耐圧劣化を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、１チップの上に低圧
系および高圧系ＭＯＳトランジスタを有する半導体装置
の製造方法に関する。
系および高圧系ＭＯＳトランジスタを有する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】図１は、従来の半導体装置を示す断面図
である。Ｐ- 型シリコン基板２の上には高圧系領域１お
よび低圧系領域７が設けられている。前記５０Ｖの高圧
系領域１において、Ｐ- 型シリコン基板２の表面上には
厚さｔ1 の第１のゲ−ト酸化膜３が設けられており、こ
のゲ−ト酸化膜の上には多結晶シリコンからなる第１の
ゲ−ト電極４が設けられている。このゲ−ト電極４をマ
スクとしてイオン注入することにより、前記Ｐ- 型シリ
コン基板２の表面にはＮ- 型ＬＤＤ領域５およびソ−ス
・ドレイン領域のＮ+ 拡散層６が形成されている。
である。Ｐ- 型シリコン基板２の上には高圧系領域１お
よび低圧系領域７が設けられている。前記５０Ｖの高圧
系領域１において、Ｐ- 型シリコン基板２の表面上には
厚さｔ1 の第１のゲ−ト酸化膜３が設けられており、こ
のゲ−ト酸化膜の上には多結晶シリコンからなる第１の
ゲ−ト電極４が設けられている。このゲ−ト電極４をマ
スクとしてイオン注入することにより、前記Ｐ- 型シリ
コン基板２の表面にはＮ- 型ＬＤＤ領域５およびソ−ス
・ドレイン領域のＮ+ 拡散層６が形成されている。
【０００３】また、５Ｖの低圧系領域７において、Ｐ-
型シリコン基板２の表面上には厚さｔ2 の第２のゲ−ト
酸化膜８が設けられており、このゲ−ト酸化膜８の上に
は多結晶シリコンからなる第２のゲ−ト電極９が設けら
れている。このゲ−ト電極９をマスクとしてイオン注入
することにより、前記Ｐ- 型シリコン基板２の表面には
ソ−ス・ドレイン領域のＮ+ 拡散層１０が形成されてい
る。尚、トランジスタの信頼性を保持するために、前記
ゲ−ト酸化膜３、８の厚さはｔ1 ＞ｔ2 の関係となって
いる。
型シリコン基板２の表面上には厚さｔ2 の第２のゲ−ト
酸化膜８が設けられており、このゲ−ト酸化膜８の上に
は多結晶シリコンからなる第２のゲ−ト電極９が設けら
れている。このゲ−ト電極９をマスクとしてイオン注入
することにより、前記Ｐ- 型シリコン基板２の表面には
ソ−ス・ドレイン領域のＮ+ 拡散層１０が形成されてい
る。尚、トランジスタの信頼性を保持するために、前記
ゲ−ト酸化膜３、８の厚さはｔ1 ＞ｔ2 の関係となって
いる。
【０００４】
【発明が解決しようとする課題】ところで、従来の製造
方法によって１チップの上に低圧系および高圧系トラン
ジスタを混載した場合、図１に示すように、高圧系領域
１において第１のゲ−ト電極４のエッジとソ−ス・ドレ
イン領域との間１１の耐圧が劣化することがあり、高圧
系トランジスタの信頼性が損なわれることがある。
方法によって１チップの上に低圧系および高圧系トラン
ジスタを混載した場合、図１に示すように、高圧系領域
１において第１のゲ−ト電極４のエッジとソ−ス・ドレ
イン領域との間１１の耐圧が劣化することがあり、高圧
系トランジスタの信頼性が損なわれることがある。
【０００５】この発明の目的は、１チップの上に５Ｖの
低圧系および５０Ｖの高圧系トランジスタを混載した半
導体装置において、高圧系トランジスタにおける耐圧劣
化を防止し、トランジスタの信頼性を向上する半導体装
置の製造方法を提供することにある。
低圧系および５０Ｖの高圧系トランジスタを混載した半
導体装置において、高圧系トランジスタにおける耐圧劣
化を防止し、トランジスタの信頼性を向上する半導体装
置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に第１の酸化膜を設
ける工程と、前記第１の酸化膜の上に高圧系領域におけ
る第１の窒化膜および低圧系領域における第２の窒化膜
を設け、前記第１の窒化膜の両側の前記半導体基板に、
ＬＤＤ領域を形成するために不純物を導入する工程と、
前記第１の窒化膜の両側に膜厚が前記第１の酸化膜より
厚い第２の酸化膜を設ける工程と、前記第２の窒化膜お
よび前記低圧系領域における前記第１の酸化膜を除去す
ることにより露出した前記半導体基板の表面上に膜厚が
前記第１の酸化膜より薄い第３の酸化膜を設ける工程
と、前記第１の窒化膜を除去し、前記第１、第２の酸化
膜および前記第３の酸化膜それぞれの上にゲ−ト電極を
設ける工程と、前記ゲ−ト電極の両側の前記半導体基板
にソ−ス・ドレイン領域を形成する工程とからなること
を特徴としている。また、前記ゲ−ト電極は多結晶シリ
コンからなることを特徴としている。
解決するため、半導体基板の表面上に第１の酸化膜を設
ける工程と、前記第１の酸化膜の上に高圧系領域におけ
る第１の窒化膜および低圧系領域における第２の窒化膜
を設け、前記第１の窒化膜の両側の前記半導体基板に、
ＬＤＤ領域を形成するために不純物を導入する工程と、
前記第１の窒化膜の両側に膜厚が前記第１の酸化膜より
厚い第２の酸化膜を設ける工程と、前記第２の窒化膜お
よび前記低圧系領域における前記第１の酸化膜を除去す
ることにより露出した前記半導体基板の表面上に膜厚が
前記第１の酸化膜より薄い第３の酸化膜を設ける工程
と、前記第１の窒化膜を除去し、前記第１、第２の酸化
膜および前記第３の酸化膜それぞれの上にゲ−ト電極を
設ける工程と、前記ゲ−ト電極の両側の前記半導体基板
にソ−ス・ドレイン領域を形成する工程とからなること
を特徴としている。また、前記ゲ−ト電極は多結晶シリ
コンからなることを特徴としている。
【０００７】また、半導体基板の表面上に第１の酸化膜
を設ける工程と、前記第１の酸化膜の上に高圧系領域に
おける第１の導電層および低圧系領域における第２の導
電層を設け、前記第１および第２の導電層それぞれの上
に第１および第２の窒化膜を設け、前記第１の導電層お
よび前記第１の窒化膜から構成された第１のゲ−ト電極
を形成する工程と、前記第１のゲ−ト電極の両側の前記
半導体基板に、ＬＤＤ領域を形成するために不純物を導
入する工程と、前記第１のゲ−ト電極の両側に膜厚が前
記第１の酸化膜より厚い第２の酸化膜を設ける工程と、
前記第２の窒化膜、前記第２の導電層および前記低圧系
領域における前記第１の酸化膜を除去することにより露
出した前記半導体基板の表面上に膜厚が第１の酸化膜よ
り薄い第３の酸化膜を設ける工程と、前記第３の酸化膜
の上に第２のゲ−ト電極を設ける工程と、前記第１およ
び第２のゲ−ト電極の両側の前記半導体基板にソ−ス・
ドレイン領域を形成する工程とからなることを特徴とし
ている。また、前記高圧系領域は５Ｖ系以上の動作電圧
で駆動することを特徴としている。また、前記低圧系領
域は５Ｖ系以下の動作電圧で駆動することを特徴として
いる。また、前記導電層は多結晶シリコンからなること
を特徴としている。また、前記第２のゲ−ト電極は多結
晶シリコンからなることを特徴としている。
を設ける工程と、前記第１の酸化膜の上に高圧系領域に
おける第１の導電層および低圧系領域における第２の導
電層を設け、前記第１および第２の導電層それぞれの上
に第１および第２の窒化膜を設け、前記第１の導電層お
よび前記第１の窒化膜から構成された第１のゲ−ト電極
を形成する工程と、前記第１のゲ−ト電極の両側の前記
半導体基板に、ＬＤＤ領域を形成するために不純物を導
入する工程と、前記第１のゲ−ト電極の両側に膜厚が前
記第１の酸化膜より厚い第２の酸化膜を設ける工程と、
前記第２の窒化膜、前記第２の導電層および前記低圧系
領域における前記第１の酸化膜を除去することにより露
出した前記半導体基板の表面上に膜厚が第１の酸化膜よ
り薄い第３の酸化膜を設ける工程と、前記第３の酸化膜
の上に第２のゲ−ト電極を設ける工程と、前記第１およ
び第２のゲ−ト電極の両側の前記半導体基板にソ−ス・
ドレイン領域を形成する工程とからなることを特徴とし
ている。また、前記高圧系領域は５Ｖ系以上の動作電圧
で駆動することを特徴としている。また、前記低圧系領
域は５Ｖ系以下の動作電圧で駆動することを特徴として
いる。また、前記導電層は多結晶シリコンからなること
を特徴としている。また、前記第２のゲ−ト電極は多結
晶シリコンからなることを特徴としている。
【０００８】
【作用】この発明は、半導体基板の表面上に第１の酸化
膜を設け、この酸化膜の上に高圧系領域における第１の
窒化膜および低圧系領域における第２の窒化膜を設け
る。前記第１の窒化膜の両側に膜厚が前記第１の酸化膜
より厚い第２の酸化膜を設け、前記第２の窒化膜および
低圧系領域における第１の酸化膜を除去することにより
露出した半導体基板の表面上に膜厚が第１の酸化膜より
薄い第３の酸化膜を設ける。前記第１の窒化膜を除去
し、前記第１、第２の酸化膜および第３の酸化膜それぞ
れの上にゲ−ト電極を設ける。上記のように、膜厚が第
１の酸化膜より厚い第２の酸化膜を設けているため、高
圧系領域におけるゲ−ト電極のエッジの耐圧劣化を防止
できる。
膜を設け、この酸化膜の上に高圧系領域における第１の
窒化膜および低圧系領域における第２の窒化膜を設け
る。前記第１の窒化膜の両側に膜厚が前記第１の酸化膜
より厚い第２の酸化膜を設け、前記第２の窒化膜および
低圧系領域における第１の酸化膜を除去することにより
露出した半導体基板の表面上に膜厚が第１の酸化膜より
薄い第３の酸化膜を設ける。前記第１の窒化膜を除去
し、前記第１、第２の酸化膜および第３の酸化膜それぞ
れの上にゲ−ト電極を設ける。上記のように、膜厚が第
１の酸化膜より厚い第２の酸化膜を設けているため、高
圧系領域におけるゲ−ト電極のエッジの耐圧劣化を防止
できる。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１０】図２乃至図７は、この発明の第１の実施例
による半導体装置の製造方法を示すものである。先ず、
５０Ｖの高圧系領域１９および５Ｖの低圧系領域２０に
おいて、比抵抗１０乃至２０ΩｃｍのＰ- 型シリコン基
板２１の表面上には厚さ１５００オングストロ−ムの第
１のゲ−ト酸化膜２２が設けられ、このゲ−ト酸化膜２
２の上には厚さ１０００オングストロ−ムの窒化膜２３
が堆積される。
による半導体装置の製造方法を示すものである。先ず、
５０Ｖの高圧系領域１９および５Ｖの低圧系領域２０に
おいて、比抵抗１０乃至２０ΩｃｍのＰ- 型シリコン基
板２１の表面上には厚さ１５００オングストロ−ムの第
１のゲ−ト酸化膜２２が設けられ、このゲ−ト酸化膜２
２の上には厚さ１０００オングストロ−ムの窒化膜２３
が堆積される。
【００１１】図３に示すように、前記窒化膜２３の上に
はレジスト膜２４が設けられ、このうち、高圧系領域１
９はレジスト膜２４をマスクとして窒化膜２３がエッチ
ングされる。この後、Ｐ- 型シリコン基板２１の表面に
５０Ｖ系トランジスタのＬＤＤ領域を形成するために、
前記レジスト膜２４をマスクとして１６０Ｋｅｖにより
濃度５×１０12ｃｍ-2でＰ+ がイオン注入される。
はレジスト膜２４が設けられ、このうち、高圧系領域１
９はレジスト膜２４をマスクとして窒化膜２３がエッチ
ングされる。この後、Ｐ- 型シリコン基板２１の表面に
５０Ｖ系トランジスタのＬＤＤ領域を形成するために、
前記レジスト膜２４をマスクとして１６０Ｋｅｖにより
濃度５×１０12ｃｍ-2でＰ+ がイオン注入される。
【００１２】次に、図４に示すように、前記レジスト膜
２４は除去され、高圧系領域１９における窒化膜２３の
両側に露出している第１のゲ−ト酸化膜２２にはＬＯＣ
ＯＳ法により厚さ２５００オングストロ−ムの第１の酸
化膜２５が形成される。この際、Ｐ- 型シリコン基板２
１に前記イオン注入されたＰ+ が拡散され、前記Ｐ- 型
シリコン基板２１には比抵抗ρs が約１０ＫΩ／□のＮ
- 型ＬＤＤ領域２６が形成される。
２４は除去され、高圧系領域１９における窒化膜２３の
両側に露出している第１のゲ−ト酸化膜２２にはＬＯＣ
ＯＳ法により厚さ２５００オングストロ−ムの第１の酸
化膜２５が形成される。この際、Ｐ- 型シリコン基板２
１に前記イオン注入されたＰ+ が拡散され、前記Ｐ- 型
シリコン基板２１には比抵抗ρs が約１０ＫΩ／□のＮ
- 型ＬＤＤ領域２６が形成される。
【００１３】この後、図５に示すように、高圧系領域１
９における窒化膜２３および第１の酸化膜２５の表面上
には図示せぬレジスト膜が設けられ、このレジスト膜を
マスクとしてエッチングすることにより、低圧系領域２
０における窒化膜２３および第１のゲ−ト酸化膜２２が
除去される。この後、前記レジスト膜が除去され、低圧
系領域２０におけるＰ- 型シリコン基板２１の表面上に
は厚さ２５０オングストロ−ムの第２のゲ−ト酸化膜２
７が設けられる。
９における窒化膜２３および第１の酸化膜２５の表面上
には図示せぬレジスト膜が設けられ、このレジスト膜を
マスクとしてエッチングすることにより、低圧系領域２
０における窒化膜２３および第１のゲ−ト酸化膜２２が
除去される。この後、前記レジスト膜が除去され、低圧
系領域２０におけるＰ- 型シリコン基板２１の表面上に
は厚さ２５０オングストロ−ムの第２のゲ−ト酸化膜２
７が設けられる。
【００１４】次に、図６に示すように、高圧系領域１９
における前記窒化膜２３が除去され、前記第１、第２の
ゲ−ト酸化膜２２、２７および第１の酸化膜２５の上に
は厚さ０．４μｍ、比抵抗ρs ＝２５Ω／□の多結晶シ
リコン層２８が堆積される。この多結晶シリコン層２８
の上にはレジスト膜２９が設けられる。このレジスト膜
２９をマスクとして前記多結晶シリコン層２８、第１の
酸化膜２５および第２のゲ−ト酸化膜２７をＲＩＥ（Re
active Ion Etching）によって異方的にエッチングする
ことにより、Ｐ- 型シリコン基板２１の表面上には５０
Ｖ系トランジスタおよび５Ｖ系トランジスタそれぞれの
ゲ−ト電極３０、３１が形成される。この後、Ｐ- 型シ
リコン基板２１の表面にはソ−ス・ドレイン領域を形成
するために、前記レジスト膜２９をマスクとして５０Ｋ
ｅｖにより濃度５×１０15ｃｍ-2でＡｓ+ がイオン注入
される。
における前記窒化膜２３が除去され、前記第１、第２の
ゲ−ト酸化膜２２、２７および第１の酸化膜２５の上に
は厚さ０．４μｍ、比抵抗ρs ＝２５Ω／□の多結晶シ
リコン層２８が堆積される。この多結晶シリコン層２８
の上にはレジスト膜２９が設けられる。このレジスト膜
２９をマスクとして前記多結晶シリコン層２８、第１の
酸化膜２５および第２のゲ−ト酸化膜２７をＲＩＥ（Re
active Ion Etching）によって異方的にエッチングする
ことにより、Ｐ- 型シリコン基板２１の表面上には５０
Ｖ系トランジスタおよび５Ｖ系トランジスタそれぞれの
ゲ−ト電極３０、３１が形成される。この後、Ｐ- 型シ
リコン基板２１の表面にはソ−ス・ドレイン領域を形成
するために、前記レジスト膜２９をマスクとして５０Ｋ
ｅｖにより濃度５×１０15ｃｍ-2でＡｓ+ がイオン注入
される。
【００１５】この後、図７に示すように、前記レジスト
膜２９が除去され、Ｐ- 型シリコン基板２１および多結
晶シリコン層２８の表面上には熱酸化により第２の酸化
膜３２が形成される。この際、前記Ｐ- 型シリコン基板
２１にイオン注入されたＡｓ+ が拡散され、前記Ｐ- 型
シリコン基板２１には厚さ０．３μｍ、比抵抗ρs ＝５
０Ω／□のソ−ス・ドレイン領域のＮ+ 型拡散層３３が
形成される。前記第２の酸化膜３２の上にはパッシベ−
ション膜３４が堆積され、この後、図示せぬアルミニウ
ム配線が設けられる。
膜２９が除去され、Ｐ- 型シリコン基板２１および多結
晶シリコン層２８の表面上には熱酸化により第２の酸化
膜３２が形成される。この際、前記Ｐ- 型シリコン基板
２１にイオン注入されたＡｓ+ が拡散され、前記Ｐ- 型
シリコン基板２１には厚さ０．３μｍ、比抵抗ρs ＝５
０Ω／□のソ−ス・ドレイン領域のＮ+ 型拡散層３３が
形成される。前記第２の酸化膜３２の上にはパッシベ−
ション膜３４が堆積され、この後、図示せぬアルミニウ
ム配線が設けられる。
【００１６】上記第１の実施例によれば、高圧系領域１
９のトランジスタはゲ−ト電極としての多結晶シリコン
層２８の下に膜厚が第１のゲ−ト酸化膜２２より厚い第
１の酸化膜２５を設けている。このため、ゲ−ト電極の
エッジ近傍の耐圧を向上できる。
９のトランジスタはゲ−ト電極としての多結晶シリコン
層２８の下に膜厚が第１のゲ−ト酸化膜２２より厚い第
１の酸化膜２５を設けている。このため、ゲ−ト電極の
エッジ近傍の耐圧を向上できる。
【００１７】尚、上記第１の実施例では、レジスト膜２
４をマスクとして窒化膜２３をエッチングすることによ
り露出した第１のゲ−ト酸化膜２７をさらに酸化により
厚さ２５００オングストロ−ムの第１の酸化膜２５を形
成しているが、レジスト膜２４をマスクとして窒化膜２
３および第１のゲ−ト酸化膜２７をエッチングし、露出
したＰ- 型シリコン基板２１に厚さ２５００オングスト
ロ−ムの第１の酸化膜２５を形成することも可能であ
る。
４をマスクとして窒化膜２３をエッチングすることによ
り露出した第１のゲ−ト酸化膜２７をさらに酸化により
厚さ２５００オングストロ−ムの第１の酸化膜２５を形
成しているが、レジスト膜２４をマスクとして窒化膜２
３および第１のゲ−ト酸化膜２７をエッチングし、露出
したＰ- 型シリコン基板２１に厚さ２５００オングスト
ロ−ムの第１の酸化膜２５を形成することも可能であ
る。
【００１８】また、レジスト膜２４をマスクとして窒化
膜２３をエッチングした後、Ｐ- 型シリコン基板２１の
表面にＰ+ をイオン注入し、第１の酸化膜２５を形成す
る際の熱工程によりＰ+ が拡散され、Ｎ- 型ＬＤＤ領域
２６を形成しているが、Ｐ- 型シリコン基板２１の表面
にＰ+ をイオン注入した後、熱処理によってＮ- 型ＬＤ
Ｄ領域２６を形成し、次に、第１の酸化膜を形成するこ
とも可能である。
膜２３をエッチングした後、Ｐ- 型シリコン基板２１の
表面にＰ+ をイオン注入し、第１の酸化膜２５を形成す
る際の熱工程によりＰ+ が拡散され、Ｎ- 型ＬＤＤ領域
２６を形成しているが、Ｐ- 型シリコン基板２１の表面
にＰ+ をイオン注入した後、熱処理によってＮ- 型ＬＤ
Ｄ領域２６を形成し、次に、第１の酸化膜を形成するこ
とも可能である。
【００１９】図８乃至図１３は、この発明の第２の実施
例による半導体装置の製造方法を示すものである。５０
Ｖの高圧系領域３９および５Ｖの低圧系領域４０におい
て、比抵抗１０乃至２０ΩｃｍのＰ- 型シリコン基板４
１の表面上には厚さ１５００オングストロ−ムの第１の
ゲ−ト酸化膜４２が設けられる。このゲ−ト酸化膜４２
の上には厚さ０．４μｍ、比抵抗ρs ＝３０Ω／□の第
１の多結晶シリコン層４３が堆積され、この多結晶シリ
コン層４３の上には厚さ１０００オングストロ−ムの窒
化膜４４が堆積される。
例による半導体装置の製造方法を示すものである。５０
Ｖの高圧系領域３９および５Ｖの低圧系領域４０におい
て、比抵抗１０乃至２０ΩｃｍのＰ- 型シリコン基板４
１の表面上には厚さ１５００オングストロ−ムの第１の
ゲ−ト酸化膜４２が設けられる。このゲ−ト酸化膜４２
の上には厚さ０．４μｍ、比抵抗ρs ＝３０Ω／□の第
１の多結晶シリコン層４３が堆積され、この多結晶シリ
コン層４３の上には厚さ１０００オングストロ−ムの窒
化膜４４が堆積される。
【００２０】この後、図９に示すように、前記窒化膜４
４の上にはレジスト膜４５が設けられ、このうち、高圧
系領域３９はレジスト膜４５をマスクとして前記窒化膜
４４および第１の多結晶シリコン層４３がエッチングさ
れ、第１のゲ−ト酸化膜４２の上には高圧系領域３９に
おける第１のゲ−ト電極４６が形成される。この後、Ｐ
- 型シリコン基板４１の表面には５０Ｖ系トランジスタ
のＬＤＤ領域を形成するために、前記レジスト膜４５を
マスクとして１６０Ｋｅｖにより濃度５×１０12ｃｍ-2
でＰ+ がイオン注入される。
４の上にはレジスト膜４５が設けられ、このうち、高圧
系領域３９はレジスト膜４５をマスクとして前記窒化膜
４４および第１の多結晶シリコン層４３がエッチングさ
れ、第１のゲ−ト酸化膜４２の上には高圧系領域３９に
おける第１のゲ−ト電極４６が形成される。この後、Ｐ
- 型シリコン基板４１の表面には５０Ｖ系トランジスタ
のＬＤＤ領域を形成するために、前記レジスト膜４５を
マスクとして１６０Ｋｅｖにより濃度５×１０12ｃｍ-2
でＰ+ がイオン注入される。
【００２１】次に、図１０に示すように、前記レジスト
膜４５は除去され、前記第１のゲ−ト電極４６の両側に
露出している第１のゲ−ト酸化膜４２にはＬＯＣＯＳ法
により厚さ３０００オングストロ−ムの第１の酸化膜４
７が形成される。この際、Ｐ- 型シリコン基板４１にイ
オン注入されたＰ+ が拡散され、前記Ｐ- 型シリコン基
板４１には比抵抗ρs が約１０ＫΩ／□のＮ- 型ＬＤＤ
領域４８が形成される。
膜４５は除去され、前記第１のゲ−ト電極４６の両側に
露出している第１のゲ−ト酸化膜４２にはＬＯＣＯＳ法
により厚さ３０００オングストロ−ムの第１の酸化膜４
７が形成される。この際、Ｐ- 型シリコン基板４１にイ
オン注入されたＰ+ が拡散され、前記Ｐ- 型シリコン基
板４１には比抵抗ρs が約１０ＫΩ／□のＮ- 型ＬＤＤ
領域４８が形成される。
【００２２】この後、図１１に示すように、高圧系領域
３９における第１のゲ−ト電極４６および第１の酸化膜
４７の上には図示せぬレジスト膜が設けられ、このレジ
スト膜をマスクとしてエッチングすることにより、低圧
系領域４０における前記窒化膜４４、第１の多結晶シリ
コン層４３および第１のゲ−ト酸化膜４２が除去され
る。この後、低圧系領域４０におけるＰ- 型シリコン基
板４１の表面上には厚さ２５０オングストロ−ムの第２
のゲ−ト酸化膜４９が形成される。このゲ−ト酸化膜４
９の上には厚さ０．４μｍ、比抵抗ρs＝３０Ω／□の
図示せぬ第２の多結晶シリコン層が堆積され、パタ−ニ
ングすることにより第２のゲ−ト電極５０が形成され
る。この後、前記レジスト膜が除去される。
３９における第１のゲ−ト電極４６および第１の酸化膜
４７の上には図示せぬレジスト膜が設けられ、このレジ
スト膜をマスクとしてエッチングすることにより、低圧
系領域４０における前記窒化膜４４、第１の多結晶シリ
コン層４３および第１のゲ−ト酸化膜４２が除去され
る。この後、低圧系領域４０におけるＰ- 型シリコン基
板４１の表面上には厚さ２５０オングストロ−ムの第２
のゲ−ト酸化膜４９が形成される。このゲ−ト酸化膜４
９の上には厚さ０．４μｍ、比抵抗ρs＝３０Ω／□の
図示せぬ第２の多結晶シリコン層が堆積され、パタ−ニ
ングすることにより第２のゲ−ト電極５０が形成され
る。この後、前記レジスト膜が除去される。
【００２３】次に、図１２に示すように、前記第１およ
び第２のゲ−ト電極４６、５０をマスクとして、第１の
酸化膜４７および第２のゲ−ト酸化膜４９がエッチング
される。この後、Ｐ- 型シリコン基板４１の表面にはソ
−ス・ドレイン領域を形成するために、前記第１および
第２のゲ−ト電極４６、５０をマスクとして５０Ｋｅｖ
により濃度５×１０15ｃｍ-2でＡｓ+ がイオン注入され
る。
び第２のゲ−ト電極４６、５０をマスクとして、第１の
酸化膜４７および第２のゲ−ト酸化膜４９がエッチング
される。この後、Ｐ- 型シリコン基板４１の表面にはソ
−ス・ドレイン領域を形成するために、前記第１および
第２のゲ−ト電極４６、５０をマスクとして５０Ｋｅｖ
により濃度５×１０15ｃｍ-2でＡｓ+ がイオン注入され
る。
【００２４】この後、図１３に示すように、前記Ｐ- 型
シリコン基板４１および第２のゲ−ト電極５０の表面上
には熱酸化により第２の酸化膜５１が形成される。この
際、Ｐ- 型シリコン基板４１に前記イオン注入されたＡ
ｓ+ が拡散され、前記Ｐ- 型シリコン基板４１には厚さ
０．３μｍ、比抵抗ρs ＝５０Ω／□のソ−ス・ドレイ
ン領域のＮ+ 型拡散層５２が形成される。前記第２の酸
化膜５１および第１のゲ−ト電極４６の上にはパッシベ
−ション膜５３が堆積され、この後、図示せぬアルミニ
ウム配線が設けられる。上記第２の実施例においても第
１の実施例と同様の効果を得ることができる。
シリコン基板４１および第２のゲ−ト電極５０の表面上
には熱酸化により第２の酸化膜５１が形成される。この
際、Ｐ- 型シリコン基板４１に前記イオン注入されたＡ
ｓ+ が拡散され、前記Ｐ- 型シリコン基板４１には厚さ
０．３μｍ、比抵抗ρs ＝５０Ω／□のソ−ス・ドレイ
ン領域のＮ+ 型拡散層５２が形成される。前記第２の酸
化膜５１および第１のゲ−ト電極４６の上にはパッシベ
−ション膜５３が堆積され、この後、図示せぬアルミニ
ウム配線が設けられる。上記第２の実施例においても第
１の実施例と同様の効果を得ることができる。
【００２５】尚、上記第２の実施例では、第１のゲ−ト
酸化膜４２の上に第１の多結晶シリコン層４３を堆積
し、この多結晶シリコン層４３の上に窒化膜４４を堆積
するが、第１のゲ−ト酸化膜４２の上に第１の多結晶シ
リコン層４３を堆積し、この多結晶シリコン層４３の上
に酸化膜を設け、この酸化膜の上に窒化膜４４を堆積す
ることも可能である。
酸化膜４２の上に第１の多結晶シリコン層４３を堆積
し、この多結晶シリコン層４３の上に窒化膜４４を堆積
するが、第１のゲ−ト酸化膜４２の上に第１の多結晶シ
リコン層４３を堆積し、この多結晶シリコン層４３の上
に酸化膜を設け、この酸化膜の上に窒化膜４４を堆積す
ることも可能である。
【００２６】また、レジスト膜４５をマスクとして窒化
膜４４および第１の多結晶シリコン層４３をエッチング
した後、Ｐ- 型シリコン基板４１の表面にＰ+ をイオン
注入し、第１の酸化膜４７を形成する際の熱工程により
Ｐ+ が拡散され、Ｎ- 型ＬＤＤ領域４８を形成している
が、Ｐ- 型シリコン基板４１の表面にＰ+ をイオン注入
した後、熱処理によってＮ- 型ＬＤＤ領域４８を形成
し、次に、第１の酸化膜４７を形成することも可能であ
る。
膜４４および第１の多結晶シリコン層４３をエッチング
した後、Ｐ- 型シリコン基板４１の表面にＰ+ をイオン
注入し、第１の酸化膜４７を形成する際の熱工程により
Ｐ+ が拡散され、Ｎ- 型ＬＤＤ領域４８を形成している
が、Ｐ- 型シリコン基板４１の表面にＰ+ をイオン注入
した後、熱処理によってＮ- 型ＬＤＤ領域４８を形成
し、次に、第１の酸化膜４７を形成することも可能であ
る。
【００２７】また、レジスト膜４５をマスクとして窒化
膜４４および第１の多結晶シリコン層４３をエッチング
することにより露出した第１のゲ−ト酸化膜４２をさら
に酸化により厚さ３０００オングストロ−ムの第１の酸
化膜４７を形成しているが、レジスト膜４５をマスクと
して窒化膜４４、第１の多結晶シリコン層４３および第
１のゲ−ト酸化膜４２をエッチングし、露出したＰ- 型
シリコン基板４１に厚さ３０００オングストロ−ムの第
１の酸化膜４７を形成することも可能である。
膜４４および第１の多結晶シリコン層４３をエッチング
することにより露出した第１のゲ−ト酸化膜４２をさら
に酸化により厚さ３０００オングストロ−ムの第１の酸
化膜４７を形成しているが、レジスト膜４５をマスクと
して窒化膜４４、第１の多結晶シリコン層４３および第
１のゲ−ト酸化膜４２をエッチングし、露出したＰ- 型
シリコン基板４１に厚さ３０００オングストロ−ムの第
１の酸化膜４７を形成することも可能である。
【００２８】また、低圧系領域４０におけるＰ- 型シリ
コン基板４１の表面上に第２のゲ−ト酸化膜４９を形成
し、このゲ−ト酸化膜４９の上に第２の多結晶シリコン
層を堆積するが、Ｐ- 型シリコン基板４１の表面上に第
２のゲ−ト酸化膜４９を形成した後、高圧系領域におけ
る窒化膜４４を除去し、次に、第１のゲ−ト酸化膜４９
の上に第２の多結晶シリコン層を堆積することも可能で
ある。
コン基板４１の表面上に第２のゲ−ト酸化膜４９を形成
し、このゲ−ト酸化膜４９の上に第２の多結晶シリコン
層を堆積するが、Ｐ- 型シリコン基板４１の表面上に第
２のゲ−ト酸化膜４９を形成した後、高圧系領域におけ
る窒化膜４４を除去し、次に、第１のゲ−ト酸化膜４９
の上に第２の多結晶シリコン層を堆積することも可能で
ある。
【００２９】また、この発明の半導体装置は上記の実施
例に限定されることなく、上記の実施例においてはＮチ
ャネルトランジスタの製造方法について示したものであ
るが、Ｐチャネルトランジスタについても同様の方法に
より製造することが可能である。
例に限定されることなく、上記の実施例においてはＮチ
ャネルトランジスタの製造方法について示したものであ
るが、Ｐチャネルトランジスタについても同様の方法に
より製造することが可能である。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
第１の窒化膜の両側に膜厚が第１の酸化膜より厚い第２
の酸化膜を設け、第２の窒化膜および低圧系領域におけ
る第１の酸化膜を除去することにより露出した半導体基
板の表面上に膜厚が第１の酸化膜より薄い第３の酸化膜
を設けている。従って、１チップの上に低圧系および高
圧系トランジスタを混載した半導体装置において、高圧
系トランジスタにおける耐圧劣化を防止でき、トランジ
スタの信頼性を向上できる。
第１の窒化膜の両側に膜厚が第１の酸化膜より厚い第２
の酸化膜を設け、第２の窒化膜および低圧系領域におけ
る第１の酸化膜を除去することにより露出した半導体基
板の表面上に膜厚が第１の酸化膜より薄い第３の酸化膜
を設けている。従って、１チップの上に低圧系および高
圧系トランジスタを混載した半導体装置において、高圧
系トランジスタにおける耐圧劣化を防止でき、トランジ
スタの信頼性を向上できる。
【図１】従来の半導体装置を示す断面図。
【図２】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、第１のゲ−ト酸化膜および窒
化膜を設ける工程を示す断面図。
造方法を示すものであり、第１のゲ−ト酸化膜および窒
化膜を設ける工程を示す断面図。
【図３】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、窒化膜を除去する工程を示す
断面図。
造方法を示すものであり、窒化膜を除去する工程を示す
断面図。
【図４】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、第１の酸化膜を設ける工程を
示す断面図。
造方法を示すものであり、第１の酸化膜を設ける工程を
示す断面図。
【図５】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、５Ｖ系トランジスタの第２の
ゲ−ト酸化膜を設ける工程を示す断面図。
造方法を示すものであり、５Ｖ系トランジスタの第２の
ゲ−ト酸化膜を設ける工程を示す断面図。
【図６】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、ゲ−ト電極を設ける工程を示
す断面図。
造方法を示すものであり、ゲ−ト電極を設ける工程を示
す断面図。
【図７】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、第２の酸化膜およびパッシベ
−ション膜を設ける工程を示す断面図。
造方法を示すものであり、第２の酸化膜およびパッシベ
−ション膜を設ける工程を示す断面図。
【図８】この発明の第２の実施例による半導体装置の製
造方法を示すものであり、第１のゲ−ト酸化膜、第１の
多結晶シリコン層および窒化膜を設ける工程を示す断面
図。
造方法を示すものであり、第１のゲ−ト酸化膜、第１の
多結晶シリコン層および窒化膜を設ける工程を示す断面
図。
【図９】この発明の第２の実施例による半導体装置の製
造方法を示すものであり、第１のゲ−ト電極を設ける工
程を示す断面図。
造方法を示すものであり、第１のゲ−ト電極を設ける工
程を示す断面図。
【図１０】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、第１の酸化膜およびＮ- 型
ＬＤＤ領域を設ける工程を示す断面図。
製造方法を示すものであり、第１の酸化膜およびＮ- 型
ＬＤＤ領域を設ける工程を示す断面図。
【図１１】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、第２のゲ−ト電極を設ける
工程を示す断面図。
製造方法を示すものであり、第２のゲ−ト電極を設ける
工程を示す断面図。
【図１２】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、Ｐ- 型シリコン基板４１の
表面にＡｓ+ をイオン注入する工程を示す断面図。
製造方法を示すものであり、Ｐ- 型シリコン基板４１の
表面にＡｓ+ をイオン注入する工程を示す断面図。
【図１３】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、第２の酸化膜およびパッシ
ベ−ション膜を設ける工程を示す断面図。
製造方法を示すものであり、第２の酸化膜およびパッシ
ベ−ション膜を設ける工程を示す断面図。
19…５０Ｖの高圧系領域、20…５Ｖの低圧系領域、21…
Ｐ- 型シリコン基板、22…第１のゲ−ト酸化膜、23…窒
化膜、24…レジスト膜、25…第１の酸化膜、26…Ｎ- 型
ＬＤＤ領域、27…第２のゲ−ト酸化膜、28…多結晶シリ
コン層、29…レジスト膜、30,31 …ゲ−ト電極、32…第
２の酸化膜、33…Ｎ+ 型拡散層、34…パッシベ−ション
膜、39…５０Ｖの高圧系領域、40…５Ｖの低圧系領域、
41…Ｐ- 型シリコン基板、42…第１のゲ−ト酸化膜、43
…第１の多結晶シリコン層、44…窒化膜、45…レジスト
膜、46…第１のゲ−ト電極、47…第１の酸化膜、48…Ｎ
- 型ＬＤＤ領域、49…第２のゲ−ト酸化膜、50…第２の
ゲ−ト電極、52…第２の酸化膜、53…パッシベ−ション
膜。
Ｐ- 型シリコン基板、22…第１のゲ−ト酸化膜、23…窒
化膜、24…レジスト膜、25…第１の酸化膜、26…Ｎ- 型
ＬＤＤ領域、27…第２のゲ−ト酸化膜、28…多結晶シリ
コン層、29…レジスト膜、30,31 …ゲ−ト電極、32…第
２の酸化膜、33…Ｎ+ 型拡散層、34…パッシベ−ション
膜、39…５０Ｖの高圧系領域、40…５Ｖの低圧系領域、
41…Ｐ- 型シリコン基板、42…第１のゲ−ト酸化膜、43
…第１の多結晶シリコン層、44…窒化膜、45…レジスト
膜、46…第１のゲ−ト電極、47…第１の酸化膜、48…Ｎ
- 型ＬＤＤ領域、49…第２のゲ−ト酸化膜、50…第２の
ゲ−ト電極、52…第２の酸化膜、53…パッシベ−ション
膜。
Claims (7)
- 【請求項１】 半導体基板の表面上に第１の酸化膜を設
ける工程と、 前記第１の酸化膜の上に高圧系領域における第１の窒化
膜および低圧系領域における第２の窒化膜を設け、前記
第１の窒化膜の両側の前記半導体基板に、ＬＤＤ領域を
形成するために不純物を導入する工程と、 前記第１の窒化膜の両側に膜厚が前記第１の酸化膜より
厚い第２の酸化膜を設ける工程と、 前記第２の窒化膜および前記低圧系領域における前記第
１の酸化膜を除去することにより露出した前記半導体基
板の表面上に膜厚が前記第１の酸化膜より薄い第３の酸
化膜を設ける工程と、 前記第１の窒化膜を除去し、前記第１、第２の酸化膜お
よび前記第３の酸化膜それぞれの上にゲ−ト電極を設け
る工程と、 前記ゲ−ト電極の両側の前記半導体基板にソ−ス・ドレ
イン領域を形成する工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲ−ト電極は多結晶シリコンからな
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 半導体基板の表面上に第１の酸化膜を設
ける工程と、 前記第１の酸化膜の上に高圧系領域における第１の導電
層および低圧系領域における第２の導電層を設け、前記
第１および第２の導電層それぞれの上に第１および第２
の窒化膜を設け、前記第１の導電層および前記第１の窒
化膜から構成された第１のゲ−ト電極を形成する工程
と、 前記第１のゲ−ト電極の両側の前記半導体基板に、ＬＤ
Ｄ領域を形成するために不純物を導入する工程と、 前記第１のゲ−ト電極の両側に膜厚が前記第１の酸化膜
より厚い第２の酸化膜を設ける工程と、 前記第２の窒化膜、前記第２の導電層および前記低圧系
領域における前記第１の酸化膜を除去することにより露
出した前記半導体基板の表面上に膜厚が第１の酸化膜よ
り薄い第３の酸化膜を設ける工程と、 前記第３の酸化膜の上に第２のゲ−ト電極を設ける工程
と、 前記第１および第２のゲ−ト電極の両側の前記半導体基
板にソ−ス・ドレイン領域を形成する工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項４】 前記高圧系領域は５Ｖ系以上の動作電圧
で駆動することを特徴とする請求項１または３記載の半
導体装置の製造方法。 - 【請求項５】 前記低圧系領域は５Ｖ系以下の動作電圧
で駆動することを特徴とする請求項１または３記載の半
導体装置の製造方法。 - 【請求項６】 前記導電層は多結晶シリコンからなるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項７】 前記第２のゲ−ト電極は多結晶シリコン
からなることを特徴とする請求項３記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33308591A JPH05166831A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33308591A JPH05166831A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166831A true JPH05166831A (ja) | 1993-07-02 |
Family
ID=18262106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33308591A Pending JPH05166831A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010067747A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-12-17 JP JP33308591A patent/JPH05166831A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010067747A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
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