JPH06151458A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH06151458A JPH06151458A JP31799892A JP31799892A JPH06151458A JP H06151458 A JPH06151458 A JP H06151458A JP 31799892 A JP31799892 A JP 31799892A JP 31799892 A JP31799892 A JP 31799892A JP H06151458 A JPH06151458 A JP H06151458A
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- Japan
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- gate electrode
- electrode
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造において、低濃度不純物領域の長
さを常に所期の長さとする。 【構成】 ゲート絶縁膜１４上にゲート電極１５を形成
すると同時にその両側に所定の間隔をおいてダミー電極
１６を形成し、これらの電極１５、１６をマスクとして
ｐ型不純物をある低濃度で注入する。次に、ダミー電極
１６を除去した後、ゲート電極１５をマスクとしてｎ型
不純物をある高濃度で注入する。すると、符号１３ｂで
示す領域は、ｎ型不純物の濃度とｐ型不純物の濃度との
差のｎ型低濃度不純物領域となる。符号１３ｃで示す領
域はｎ型高濃度不純物領域となる。そして、ゲート電極
１５とダミー電極１６との間の間隔が低濃度不純物領域
１３ｂの長さとなる。この場合、ゲート電極１５とダミ
ー電極１６を同時に形成しているので、仮にこれらが所
期の位置からずれても、全体的にずれるだけであるの
で、低濃度不純物領域１３ｂの長さを常に所期の長さと
することができる。
さを常に所期の長さとする。 【構成】 ゲート絶縁膜１４上にゲート電極１５を形成
すると同時にその両側に所定の間隔をおいてダミー電極
１６を形成し、これらの電極１５、１６をマスクとして
ｐ型不純物をある低濃度で注入する。次に、ダミー電極
１６を除去した後、ゲート電極１５をマスクとしてｎ型
不純物をある高濃度で注入する。すると、符号１３ｂで
示す領域は、ｎ型不純物の濃度とｐ型不純物の濃度との
差のｎ型低濃度不純物領域となる。符号１３ｃで示す領
域はｎ型高濃度不純物領域となる。そして、ゲート電極
１５とダミー電極１６との間の間隔が低濃度不純物領域
１３ｂの長さとなる。この場合、ゲート電極１５とダミ
ー電極１６を同時に形成しているので、仮にこれらが所
期の位置からずれても、全体的にずれるだけであるの
で、低濃度不純物領域１３ｂの長さを常に所期の長さと
することができる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタには、通常のＭＯＳ構
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightly Doped Drain）構造と呼
ばれるものがある。従来のこのような薄膜トランジスタ
を製造する場合には、図５に示すように、まず、絶縁基
板１の上面に下地絶縁膜２を形成し、下地絶縁膜２の上
面のデバイス領域にポリシリコン等からなる半導体薄膜
３をパターン形成し、半導体薄膜３を含む下地絶縁膜２
の上面全体にゲート絶縁膜４を形成する。次に、半導体
薄膜３のチャネル領域３ａに対応する部分のゲート絶縁
膜４の上面にゲート電極５をパターン形成し、このゲー
ト電極５をマスクとして不純物を低濃度で注入すること
により、ゲート電極５の両側における半導体薄膜３の符
号３ｂおよび３ｃで示す領域を低濃度不純物領域とす
る。次に、半導体薄膜３の符号３ｂで示す領域に対応す
る部分のゲート絶縁膜５の周囲にフォトリソグラフィ法
によりフォトレジストパターン６を形成し、このフォト
レジストパターン６をマスクとして不純物を高濃度で注
入することにより、フォトレジストパターン６の両側に
おける半導体薄膜３の符号３ｃで示す領域を高濃度不純
物領域とする。この結果、半導体薄膜３のチャネル領域
３ａの両側に低濃度不純物領域３ｂが形成され、その両
側に高濃度不純物領域３ｃが形成される。このうち低濃
度不純物領域３ｂは高電界を緩和するための領域であ
り、これにより通常のＭＯＳ構造の素子と比較して耐圧
の向上等を図って高信頼性化した素子が得られることに
なる。
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightly Doped Drain）構造と呼
ばれるものがある。従来のこのような薄膜トランジスタ
を製造する場合には、図５に示すように、まず、絶縁基
板１の上面に下地絶縁膜２を形成し、下地絶縁膜２の上
面のデバイス領域にポリシリコン等からなる半導体薄膜
３をパターン形成し、半導体薄膜３を含む下地絶縁膜２
の上面全体にゲート絶縁膜４を形成する。次に、半導体
薄膜３のチャネル領域３ａに対応する部分のゲート絶縁
膜４の上面にゲート電極５をパターン形成し、このゲー
ト電極５をマスクとして不純物を低濃度で注入すること
により、ゲート電極５の両側における半導体薄膜３の符
号３ｂおよび３ｃで示す領域を低濃度不純物領域とす
る。次に、半導体薄膜３の符号３ｂで示す領域に対応す
る部分のゲート絶縁膜５の周囲にフォトリソグラフィ法
によりフォトレジストパターン６を形成し、このフォト
レジストパターン６をマスクとして不純物を高濃度で注
入することにより、フォトレジストパターン６の両側に
おける半導体薄膜３の符号３ｃで示す領域を高濃度不純
物領域とする。この結果、半導体薄膜３のチャネル領域
３ａの両側に低濃度不純物領域３ｂが形成され、その両
側に高濃度不純物領域３ｃが形成される。このうち低濃
度不純物領域３ｂは高電界を緩和するための領域であ
り、これにより通常のＭＯＳ構造の素子と比較して耐圧
の向上等を図って高信頼性化した素子が得られることに
なる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、フォトリ
ソグラフィ法によりフォトレジストパターン６を形成す
る際、フォトリソグラフィ法の解像度の関係から、例え
ば図６に示すように、フォトレジストパターン６が所期
の位置からずれることがあり、この結果フォトレジスト
パターン６をマスクとして形成される高濃度不純物領域
３ｃの位置がずれ、高濃度不純物領域３ｃとチャネル領
域３ａとの間に形成される低濃度不純物領域３ｂの長さ
が所期の長さと異なってしまい、ひいては所期のトラン
ジスタ特性を得ることができなくなってしまうという問
題点があった。この発明の目的は、低濃度不純物領域の
長さを常に所期の長さとすることのできる薄膜トランジ
スタの製造方法を提供することにある。
このような薄膜トランジスタの製造方法では、フォトリ
ソグラフィ法によりフォトレジストパターン６を形成す
る際、フォトリソグラフィ法の解像度の関係から、例え
ば図６に示すように、フォトレジストパターン６が所期
の位置からずれることがあり、この結果フォトレジスト
パターン６をマスクとして形成される高濃度不純物領域
３ｃの位置がずれ、高濃度不純物領域３ｃとチャネル領
域３ａとの間に形成される低濃度不純物領域３ｂの長さ
が所期の長さと異なってしまい、ひいては所期のトラン
ジスタ特性を得ることができなくなってしまうという問
題点があった。この発明の目的は、低濃度不純物領域の
長さを常に所期の長さとすることのできる薄膜トランジ
スタの製造方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、絶縁基板上
に半導体薄膜を形成し、該半導体薄膜上にゲート絶縁膜
を形成し、該ゲート絶縁膜上の前記半導体薄膜のチャネ
ル領域に対応する部分にゲート電極を形成すると同時に
その両側に所定の間隔をおいてダミー電極を形成し、該
ゲート電極およびダミー電極をマスクとして一導電型不
純物を低濃度で注入し、次いで前記ダミー電極を除去し
た後、前記ゲート電極をマスクとして他導電型不純物を
高濃度で注入し、前記半導体薄膜のチャネル領域の両側
に他導電型低濃度不純物領域を形成するとともにその両
側に他導電型高濃度不純物領域を形成するようにしたも
のである。
に半導体薄膜を形成し、該半導体薄膜上にゲート絶縁膜
を形成し、該ゲート絶縁膜上の前記半導体薄膜のチャネ
ル領域に対応する部分にゲート電極を形成すると同時に
その両側に所定の間隔をおいてダミー電極を形成し、該
ゲート電極およびダミー電極をマスクとして一導電型不
純物を低濃度で注入し、次いで前記ダミー電極を除去し
た後、前記ゲート電極をマスクとして他導電型不純物を
高濃度で注入し、前記半導体薄膜のチャネル領域の両側
に他導電型低濃度不純物領域を形成するとともにその両
側に他導電型高濃度不純物領域を形成するようにしたも
のである。
【０００５】
【作用】この発明によれば、ゲート電極とその両側に所
定の間隔をおいて形成されたダミー電極との間の間隔が
他導電型低濃度不純物領域の長さとなる。この場合、ゲ
ート電極とその両側に所定の間隔をおいて形成されるダ
ミー電極とをゲート絶縁膜上に同時に形成しているの
で、仮にゲート電極およびダミー電極が所期の位置から
ずれても、全体的にずれるだけで、ゲート電極およびダ
ミー電極相互間の位置を所期の通りとすることができ、
したがって低濃度不純物領域の長さを常に所期の長さと
することができる。
定の間隔をおいて形成されたダミー電極との間の間隔が
他導電型低濃度不純物領域の長さとなる。この場合、ゲ
ート電極とその両側に所定の間隔をおいて形成されるダ
ミー電極とをゲート絶縁膜上に同時に形成しているの
で、仮にゲート電極およびダミー電極が所期の位置から
ずれても、全体的にずれるだけで、ゲート電極およびダ
ミー電極相互間の位置を所期の通りとすることができ、
したがって低濃度不純物領域の長さを常に所期の長さと
することができる。
【０００６】
【実施例】図１〜図４はこの発明の一実施例における薄
膜トランジスタの各製造工程を示したものである。そこ
で、これらの図を順に参照しながら、この実施例の薄膜
トランジスタの製造方法について説明する。まず、図１
に示すように、セラミックやガラス等からなる絶縁基板
１１の上面に下地絶縁膜１２を形成し、下地絶縁膜１２
の上面のデバイス領域にポリシリコン等からなる半導体
薄膜１３をパターン形成し、半導体薄膜１３を含む下地
絶縁膜１２の上面全体にゲート絶縁膜１４を形成する。
次に、ゲート絶縁膜１４の上面の半導体薄膜１３のチャ
ネル領域１３ａに対応する部分にゲート電極１５を形成
すると同時にその両側に所定の間隔をおいてダミー電極
１６を形成する。次に、ゲート電極１５およびダミー電
極１６をマスクとしてｐ（またはｎ）型不純物をある低
濃度で注入することにより、ゲート電極１５とダミー電
極１６との間における半導体薄膜１３の符号１３ｂで示
す領域をｐ（またはｎ）型低濃度不純物領域とする。
膜トランジスタの各製造工程を示したものである。そこ
で、これらの図を順に参照しながら、この実施例の薄膜
トランジスタの製造方法について説明する。まず、図１
に示すように、セラミックやガラス等からなる絶縁基板
１１の上面に下地絶縁膜１２を形成し、下地絶縁膜１２
の上面のデバイス領域にポリシリコン等からなる半導体
薄膜１３をパターン形成し、半導体薄膜１３を含む下地
絶縁膜１２の上面全体にゲート絶縁膜１４を形成する。
次に、ゲート絶縁膜１４の上面の半導体薄膜１３のチャ
ネル領域１３ａに対応する部分にゲート電極１５を形成
すると同時にその両側に所定の間隔をおいてダミー電極
１６を形成する。次に、ゲート電極１５およびダミー電
極１６をマスクとしてｐ（またはｎ）型不純物をある低
濃度で注入することにより、ゲート電極１５とダミー電
極１６との間における半導体薄膜１３の符号１３ｂで示
す領域をｐ（またはｎ）型低濃度不純物領域とする。
【０００７】次に、図２に示すように、ゲート電極１５
の周囲にフォトリソグラフィ法によりフォトレジストパ
ターン１７を形成する。次に、フォトレジストパターン
１７をマスクとしてエッチングを行ない、ダミー電極１
６を除去する。この場合、フォトレジストパターン１７
の長さＬをゲート電極１５の長さＬ1にゲート電極１５
とダミー電極１６との間の間隔Ｌ2を加えた値（Ｌ1＋Ｌ
2）に設定すると、フォトレジストパターン１７を形成
する際に、仮にゲート電極１５とダミー電極１６との間
の間隔Ｌ2の半分未満のずれが生じたとしても、フォト
レジストパターン１７でゲート電極１５を確実に覆うこ
とができる。したがって、フォトレジストパターン１７
を形成する際のずれの許容値を、ゲート電極１５とダミ
ー電極１６との間の間隔Ｌ2の半分未満とすることがで
きる。
の周囲にフォトリソグラフィ法によりフォトレジストパ
ターン１７を形成する。次に、フォトレジストパターン
１７をマスクとしてエッチングを行ない、ダミー電極１
６を除去する。この場合、フォトレジストパターン１７
の長さＬをゲート電極１５の長さＬ1にゲート電極１５
とダミー電極１６との間の間隔Ｌ2を加えた値（Ｌ1＋Ｌ
2）に設定すると、フォトレジストパターン１７を形成
する際に、仮にゲート電極１５とダミー電極１６との間
の間隔Ｌ2の半分未満のずれが生じたとしても、フォト
レジストパターン１７でゲート電極１５を確実に覆うこ
とができる。したがって、フォトレジストパターン１７
を形成する際のずれの許容値を、ゲート電極１５とダミ
ー電極１６との間の間隔Ｌ2の半分未満とすることがで
きる。
【０００８】次に、フォトレジストパターン１７を除去
すると、図３に示すようになる。次に、ゲート電極１５
をマスクとしてｎ（またはｐ）型不純物をある高濃度で
注入する。すると、半導体薄膜１３のチャネル領域１３
ａの両側における符号１３ｂで示す領域は、図１に示す
工程においてｐ（またはｎ）型不純物をある低濃度で注
入されているので、今回のｎ（またはｐ）型不純物の濃
度と前回のｐ（またはｎ）型不純物の濃度との差のｎ
（またはｐ）型低濃度不純物領域となる。一方、半導体
薄膜１３の符号１３ｂで示す領域の両側における符号１
３ｃで示す領域は、図１に示す工程においてｐ（または
ｎ）型不純物を注入されていないので、今回の不純物注
入によりｎ（またはｐ）型高濃度不純物領域となる。し
たがって、この状態では、半導体薄膜１３のチャネル領
域１３ａの両側にｎ（またはｐ）型低濃度不純物領域１
３ｂが形成されるとともにその両側にｎ（またはｐ）高
濃度不純物領域１３ｂが形成されることになる。この
後、ｎ（またはｐ）低濃度不純物領域１３ｂおよびｎ
（またはｐ）高濃度不純物領域１３ｃの活性化処理を行
う。
すると、図３に示すようになる。次に、ゲート電極１５
をマスクとしてｎ（またはｐ）型不純物をある高濃度で
注入する。すると、半導体薄膜１３のチャネル領域１３
ａの両側における符号１３ｂで示す領域は、図１に示す
工程においてｐ（またはｎ）型不純物をある低濃度で注
入されているので、今回のｎ（またはｐ）型不純物の濃
度と前回のｐ（またはｎ）型不純物の濃度との差のｎ
（またはｐ）型低濃度不純物領域となる。一方、半導体
薄膜１３の符号１３ｂで示す領域の両側における符号１
３ｃで示す領域は、図１に示す工程においてｐ（または
ｎ）型不純物を注入されていないので、今回の不純物注
入によりｎ（またはｐ）型高濃度不純物領域となる。し
たがって、この状態では、半導体薄膜１３のチャネル領
域１３ａの両側にｎ（またはｐ）型低濃度不純物領域１
３ｂが形成されるとともにその両側にｎ（またはｐ）高
濃度不純物領域１３ｂが形成されることになる。この
後、ｎ（またはｐ）低濃度不純物領域１３ｂおよびｎ
（またはｐ）高濃度不純物領域１３ｃの活性化処理を行
う。
【０００９】次に、図４に示すように、ゲート電極１５
を含むゲート絶縁膜１４の上面全体に層間絶縁層１８を
形成し、この層間絶縁層１８とゲート絶縁膜１４に高濃
度不純物領域１３ｃに到達するようにコンタクトホール
１９を開け、このコンタクトホール１９を通して高濃度
不純物領域（ソース・ドレイン領域）１３ｃに接続され
るソース・ドレイン電極２０を形成する。かくして、Ｌ
ＤＤ構造の薄膜トランジスタが完成する。
を含むゲート絶縁膜１４の上面全体に層間絶縁層１８を
形成し、この層間絶縁層１８とゲート絶縁膜１４に高濃
度不純物領域１３ｃに到達するようにコンタクトホール
１９を開け、このコンタクトホール１９を通して高濃度
不純物領域（ソース・ドレイン領域）１３ｃに接続され
るソース・ドレイン電極２０を形成する。かくして、Ｌ
ＤＤ構造の薄膜トランジスタが完成する。
【００１０】このように、この薄膜トランジスタでは、
ゲート電極１５とその両側に所定の間隔をおいて形成さ
れたダミー電極１６との間における半導体薄膜１３を低
濃度不純物領域１３ｂとしているので、ゲート電極１５
とダミー電極１６との間の間隔が濃度不純物領域１３ｂ
の長さとなる。しかるに、ゲート電極１５とその両側に
所定の間隔をおいて形成されるダミー電極１６とをゲー
ト絶縁膜１４上に同時に形成しているので、仮にゲート
電極１５およびダミー電極１６が所期の位置からずれて
も、全体的にずれるだけで、ゲート電極１５およびダミ
ー電極１６相互間の位置を所期の通りとすることがで
き、したがって低濃度不純物領域１３ｂの長さを常に所
期の長さとすることができ、ひいては常に所期のトラン
ジスタ特性を得ることができる。
ゲート電極１５とその両側に所定の間隔をおいて形成さ
れたダミー電極１６との間における半導体薄膜１３を低
濃度不純物領域１３ｂとしているので、ゲート電極１５
とダミー電極１６との間の間隔が濃度不純物領域１３ｂ
の長さとなる。しかるに、ゲート電極１５とその両側に
所定の間隔をおいて形成されるダミー電極１６とをゲー
ト絶縁膜１４上に同時に形成しているので、仮にゲート
電極１５およびダミー電極１６が所期の位置からずれて
も、全体的にずれるだけで、ゲート電極１５およびダミ
ー電極１６相互間の位置を所期の通りとすることがで
き、したがって低濃度不純物領域１３ｂの長さを常に所
期の長さとすることができ、ひいては常に所期のトラン
ジスタ特性を得ることができる。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極と該ゲート電極と同時に形成されるダミ
ー電極との間の間隔が低濃度不純物領域の長さとなるよ
うにしているので、ゲート電極およびダミー電極相互間
の位置を所期の通りとすることができることにより、低
濃度不純物領域の長さを常に所期の長さとすることがで
き、ひいては常に所期のトランジスタ特性を得ることが
できる。
ば、ゲート電極と該ゲート電極と同時に形成されるダミ
ー電極との間の間隔が低濃度不純物領域の長さとなるよ
うにしているので、ゲート電極およびダミー電極相互間
の位置を所期の通りとすることができることにより、低
濃度不純物領域の長さを常に所期の長さとすることがで
き、ひいては常に所期のトランジスタ特性を得ることが
できる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、ゲート電極およびダミー電極をマスクと
してｐ（またはｎ）型不純物をある低濃度で注入した状
態の断面図。
の製造に際し、ゲート電極およびダミー電極をマスクと
してｐ（またはｎ）型不純物をある低濃度で注入した状
態の断面図。
【図２】同薄膜トランジスタの製造に際し、ダミー電極
を除去する直前の状態の断面図。
を除去する直前の状態の断面図。
【図３】同薄膜トランジスタの製造に際し、ゲート電極
をマスクとしてｎ（またはｐ）型不純物をある高濃度で
注入した状態の断面図。
をマスクとしてｎ（またはｐ）型不純物をある高濃度で
注入した状態の断面図。
【図４】同薄膜トランジスタの製造に際し、完成した状
態の断面図。
態の断面図。
【図５】従来の薄膜トランジスタの製造方法を説明する
ために示す断面図。
ために示す断面図。
【図６】この従来の製造方法の問題点を説明するために
示す断面図。
示す断面図。
１１ 絶縁基板 １３ 半導体薄膜 １３ａ チャネル領域 １３ｂ 低濃度不純物領域 １３ｃ 高濃度不純物領域 １４ ゲート絶縁膜 １５ ゲート電極 １６ ダミー電極
Claims (1)
- 【請求項１】 絶縁基板上に半導体薄膜を形成し、該半
導体薄膜上にゲート絶縁膜を形成し、該ゲート絶縁膜上
の前記半導体薄膜のチャネル領域に対応する部分にゲー
ト電極を形成すると同時にその両側に所定の間隔をおい
てダミー電極を形成し、該ゲート電極およびダミー電極
をマスクとして一導電型不純物を低濃度で注入し、次い
で前記ダミー電極を除去した後、前記ゲート電極をマス
クとして他導電型不純物を高濃度で注入し、前記半導体
薄膜のチャネル領域の両側に他導電型低濃度不純物領域
を形成するとともにその両側に他導電型高濃度不純物領
域を形成することを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31799892A JPH06151458A (ja) | 1992-11-04 | 1992-11-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31799892A JPH06151458A (ja) | 1992-11-04 | 1992-11-04 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151458A true JPH06151458A (ja) | 1994-05-31 |
Family
ID=18094348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31799892A Pending JPH06151458A (ja) | 1992-11-04 | 1992-11-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8040298B2 (en) | 2006-01-10 | 2011-10-18 | Samsung Electronics Co., Ltd. | Organic light emitting diode display and manufacturing method thereof |
-
1992
- 1992-11-04 JP JP31799892A patent/JPH06151458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8040298B2 (en) | 2006-01-10 | 2011-10-18 | Samsung Electronics Co., Ltd. | Organic light emitting diode display and manufacturing method thereof |
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