JP2002057327A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、従来のＬＤＤ構造を有するＭ０Ｓ
型トランジスタでは不可能であったドレイン耐圧が高い
・on抵抗が小さい・ホットエレクトロン耐性が強い・ド
レイン・ソース領域と基板間の容量が小さい・フィール
ド酸化膜下に形成されたチャネルストップとソース・ド
レイン領域の接合耐圧の高い、しかもそのドレイン耐圧
を制御することのできる中耐圧構造を有するＭＯＳ型ト
ランジスタを提供することを目的とする。 【解決手段】 ＭＯＳ型トランジスタのソース・ドレイ
ン拡散層を不純物を導入する領域と導入しない領域によ
り、２つ以上の異なる不純物濃度の領域を同時に形成す
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特に８Ｖから３０Ｖの耐圧をもつ中耐圧構造
を有するＭＯＳ型トランジスタに関する。

【０００２】

【従来の技術】 従来は図５に示すように、シリコン半
導体基板１０１上に形成するゲート酸化膜１０２及び多
結晶シリコンゲート電極１０４と、ゲート電極両端のシ
リコン基板表面に形成する低濃度の拡散層１０５と、ゲ
ート電極両端からオフセットさせてシリコン基板表面に
形成するソース・ドレインと呼ばれる高濃度の拡散層１
０６及びその間のチャネル領域１０７から成っている構
造のＭＯＳ型トランジスタが知られていた。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
構造を有するＭＯＳ型トランジスタにおいては前記低濃
度領域はドレイン耐圧を上げるために非常に薄いため抵
抗値は極めて大きく、それ故、ｏｎ抵抗が大きくなりド
レイン電流が小さくなってしまう上、ホットエレクトロ
ン耐性も弱かった。また、ドレイン・ソース領域と基板
間の容量が小さくならず、更に、高不純物濃度領域であ
るソース・ドレイン領域の端部は前記フィールド酸化膜
に終端しているので、前記フィールド酸化膜下に形成さ
れたチャネルストップ層との接合耐圧も低いと言う問題
点を有していた。本発明は、従来の構造を有するＭＯＳ
型トランジスタでは不可能であったドレイン耐圧が高く
・ｏｎ抵抗が小さく・ホットエレクトロン耐性が強く・
ドレイン・ソース領域と基板間の容量が小さく・フィー
ルド酸化膜下に形成されたチャネルストップとソース・
ドレイン領域の接合耐圧の高い、しかもそのドレイン耐
圧を制御することのできる８Ｖから３０Ｖの耐圧をもつ
中耐圧ＭＯＳ型トランジスタをマスク増加なしで簡単な
プロセスにより提供することを目的とする。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次の手段を用いた。 （１）一導電型半導体基板上に形成されたフィールド酸
化膜と、前記一導電型半導体基板上にゲート酸化膜を介
して形成されたゲート電極と、前記フィールド酸化膜と
前記ゲート電極とに囲まれている逆導電型ソース・ドレ
イン領域と、前記逆導電型ソース・ドレイン領域の濃度
プロファイルが不純物を導入する領域と導入しない領域
を変える事により任意に変えられる事と、前記ゲート電
極と前記逆導電型ソース・ドレインとそれらの上層に形
成される配線とを電気的に絶縁する層間膜と、前記配線
と前記ゲート電極と前記逆導電型ソース・ドレインとを
電気的に接続を行うためのコンタクト孔から成る事を特
徴とする半導体装置。 （２）前記逆導電型ソース・ドレイン領域の不純物濃度
を１Ｅ１６〜５Ｅ２０ａｔｏｍｓ／ｃｍ³としたことを
特徴とする半導体装置。 （３）前記不純物を導入する領域をドット型にした事を
特徴とした。 （４）前記不純物を導入する領域を格子型にした事を特
徴とした。 （５）前記不純物を導入する領域としない領域をストラ
イプ状にした事を特徴とした。 （６）中耐圧構造を有するＭＯＳ型トランジスタにおい
て、半導体基板の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上にゲート電極をパターニング
して形成する工程と、不純物を導入する領域と導入しな
い領域をパターニングしたフォトレジストをマスクとし
前記半導体基板の表面にイオン注入及び熱処理をするこ
とにより２つ以上の異なる不純物濃度の領域を同時に形
成する工程と、前面に不純物を含む層間膜を成膜し、熱
処理により平坦化する工程と、前記層間膜を選択的にエ
ッチングし前記低濃度拡散領域及び前記ゲート電極にコ
ンタクトホールを形成する工程と、熱処理を行う工程
と、真空蒸着あるいはスパッタリング等により金属材を
全面的に成膜した後フォトリソグラフィ法及びエッチン
グを行い前記金属材をパターニングする工程と、前記半
導体基板の全体を表面保護膜で被覆する工程とからなる
ことを特徴とした。 （７）前記不純物を導入する領域をドット型にした事を
特徴とした。 （８）前記不純物を導入する領域を格子型にした事を特
徴とした。 （９）前記不純物を導入する領域としない領域をストラ
イプ状にした事を特徴とした。 （１０）前記不純物を含む層間膜がＢＰＳＧ層間膜であ
る事を特徴とした。 （１１）前記不純物を含む酸化膜成膜後の熱処理を８０
０〜１０５０℃の温度で３分以内で行い活性化して形成
する事を特徴とした。

【０００５】

【発明の実施の形態】本発明の半導体装置によれば、ド
レイン耐圧が高く・ｏｎ抵抗が小さく・ホットエレクト
ロン耐性が強く・ドレイン・ソース領域と基板間の容量
が小さく・フィールド酸化膜下に形成されたチャネルス
トップとソース・ドレイン領域の接合耐圧の高い、しか
もそのドレイン耐圧を制御することのできる８Ｖから３
０Ｖの動作領域に適したＭＯＳ型トランジスタをマスク
増加なしで提供すること事ができる。

【０００６】以下、図面を参照して本発明の好適な実施
例を説明する。

【０００７】本発明にかかる半導体装置の第一実施例を
詳細に説明する。図１は本発明の半導体装置の中耐圧構
造を有するＰチャネルＭＯＳ型トランジスタの模式的断
面図である。

【０００８】ＰチャネルＭＯＳ型トランジスタは、Ｐ型
シリコン半導体基板２０１上に形成されたＮ型ウェル領
域２０２上に形成されたゲート酸化膜２１１及び多結晶
シリコンゲート電極２０５と、ゲート電極両端のシリコ
ン基板表面に不純物を導入する領域と導入しない領域及
び熱処理から形成されるＰ型拡散層２０４とその間のチ
ャネル領域２０７から成っている。素子の間に分離を目
的としてフィールド酸化膜２０８及びチャネルストップ
領域２０９が形成される。尚、必ずしもＰ型シリコン半
導体基板を用いて、Ｎ型ウェル領域を作る必要はなく、
Ｎ型シリコン半導体基板にＰチャネルＭＯＳ型トランジ
スタを作ってもよい。

【０００９】また、逆導電型ＮチャネルＭＯＳ型トラン
ジスタを形成する時は、Ｎ型シリコン半導体基板上にＰ
型ウェル領域をつくり、Ｐ型ウェル領域上に形成するゲ
ート酸化膜及び多結晶シリコンゲート電極と、ゲート電
極両端のシリコン基板表面に不純物を導入する領域と導
入しない領域及び熱処理から形成するＮ型拡散層とその
間のチャネル領域から構成する。素子の間に分離を目的
としてフィールド酸化膜及びチャネルストップ領域が形
成される。尚、必ずしもＮ型シリコン半導体基板を用い
る必要はなく、Ｐ型シリコン半導体基板を用いて、Ｎチ
ャネルＭＯＳ型トランジスタを作ってもよい。

【００１０】図２は、本発明にかかる半導体装置の第一
実施例のＰチャネルＭＯＳの前記不純物を導入する領域
と導入しない領域の形状を示す模式的平面図である。

【００１１】図２（ａ）はストライプ状に不純物を導入
する領域と導入しない領域を形成する。その際の、不純
物を導入する領域の幅及び間隔は必要とされるｏｎ抵
抗、ホットエレクトロン耐性、ドレイン・ソース領域と
基板間の容量、ドレイン・ソース領域とゲート電極のオ
ーバーラップ容量、前記ドレイン・ソース拡散領域と酸
化膜下のチャネルストップとの接合耐圧に応じて変える
事により濃度を制御する。また、図２（ｂ）はドット状
に不純物を導入する領域を形成している。その際の不純
物を導入する領域のドットのサイズおよび間隔は必要と
される特性により変更する。また、図２（ｃ）は格子状
に不純物を導入する領域を形成している。その際の不純
物を導入する領域の格子の幅および間隔は、他の構造と
同様で必要とされる特性により変更する。図３は図１の
本発明の半導体装置の中耐圧構造を有するＰチャネルＭ
ＯＳ型トランジスタに導入した不純物の領域及び導入し
なかった領域が図２（ａ）のストライプ状で、ドーズ量
が５Ｅ１５ａｔｏｍ／ｃｍ^２で形成したときのＰ型拡散
層の濃度プロファイルＡ−Ａ’を示した図である。

【００１２】図３から明らかなように、Ｐ型拡散層の濃
度プロファイルが不純物を導入する領域と導入しない領
域を変える事で容易に変える事ができる事がわかる。つ
まり、必要とされるドレイン耐圧、ｏｎ抵抗、ホットエ
レクトロン耐性、ドレイン・ソース領域と基板間の容
量、ドレイン・ソース領域とゲート電極のオーバーラッ
プ容量、前記ドレイン・ソース拡散領域と酸化膜下のチ
ャネルストップとの接合耐圧に応じて、前記拡散領域に
導入する不純物の領域と導入しない領域を変える事によ
り濃度を制御し、高集積化・高速化に適したＭＯＳ型ト
ランジスタを得る事ができる。例として、図４を用いて
説明する。

【００１３】図４は前記ドレイン・ソース領域をイオン
注入法によりドーズ量が２．５Ｅ１２ａｔｏｍ／ｃｍ^２
で不純物を導入した領域と導入しなかった領域がストラ
イプ状で形成したときの本発明である構造のドレイン電
流と従来の構造で形成したときのドレイン電流の関係を
示した図である。

【００１４】図４より、本発明が従来構造に比べ電流が
たくさん流せていることから、ｏｎ抵抗がかなり小さく
なっていることが分かる。また、前記低濃度領域及び前
記高濃度領域の濃度を変えることにより容易にドレイン
耐圧・ｏｎ抵抗・ドレイン耐圧・ホットエレクトロン耐
性、ドレイン・ソース領域と基板間の容量、ドレイン・
ソース領域とゲート電極のオーバーラップ容量、前記ド
レイン・ソース拡散領域と酸化膜下のチャネルストップ
との接合耐圧を変える事もできる。

【００１５】図５は、本発明にかかる半導体装置の第一
実施例のＰチャネルＭＯＳの製造方法を示す工程順断面
図である。

【００１６】まず、工程ａにおいて、Ｐ型シリコン半導
体基板２０１の表面にＮウェル層２０２を形成する。基
板表面にマスクとして所定の形状にパターニングされた
シリコン窒化膜を形成した後、Ｎ型の不純物例えぱ燐を
２Ｅ１２ａｔｏｍｓ／ｃｍ^２のドーズ量でイオン注入す
る。この後、所謂ＬＯＣＯＳ処理を行い、前工程で形成
されたシリコン窒化膜を除去する。次に、１１５０℃で
６時間加熱処理を施し、注入された不純物燐の拡散及び
活性化を行い図示するようにＮウェル層２０２を形成す
る。このＮウェル層２０２にＰチャネルＭＯＳ型トラン
ジスタが形成される。また、必ずしもＰ型シリコン半導
体基板を用いる必要はなく、Ｎ型シリコン半導体基板を
用いて、Ｎ型ウェル領域を作り、Ｎ型ウェル領域中にＰ
チャネルＭＯＳ型トランジスタを作ってもよく、またＮ
型シリコン半導体基板中にＰチャネルＭＯＳ型トランジ
スタを作ってもよい。

【００１７】工程ｂにおいてチャネルストップ領域２０
９を形成する。この為に、まずトランジスタ素子の形成
される活性領域を被覆するようにシリコン窒化膜６０１
をパターニング形成する。Ｎウェル層２０２の上にはシ
リコン窒化膜６０１に重ねてフォトレジスト６０２も形
成する。この状態で不純物ボロンを３０ＫｅＶの加速エ
ネルギーおよび２Ｅ１３ａｔｏｍｓ／ｃｍ²のドーズ量
でイオン注入しチャネルストップ領域２０９を形成す
る。図示するように、素子領域を含む部分にチャネルス
トップ領域２０９が形成される。

【００１８】続いて工程ｃにおいて所謂ＬＯＣＯＳ処理
を行い素子領域を囲むようにフィールド酸化膜２０６を
形成する。この後、犠牲酸化およびその除去処理を行
い、基板の表面に残された異物を除去し清浄化する。

【００１９】工程ｄにおいて基板表面の熱酸化処理はＨ
_２０雰囲気中でゲート酸化膜２１１を成膜する。本発明
では熱酸化処理をＨ_２０雰囲気中で８６０℃の温度で行
い約３００Ａ程度に酸化膜を成膜した。通常、半導体装
置の信頼性を保証するために熱酸化膜で形成されるゲー
ト絶縁膜の膜厚は３ＭＶ／ｃｍ程度の膜厚に設定する必
要がある。例えば、電源電圧が３０ＶのＭＯＳ型トラン
ジスタである時、１０００Ａ以上の酸化膜厚を必要とす
る。

【００２０】次に工程ｅにおいてゲート酸化膜２１１上
にポリシリコン６０３をＣＶＤ法により堆積させる。本
発明品では４０００Ａのポリシリコンを形成している。
ＭＯＳトランジスタ用のゲート電極２０５を形成するた
め、ポリシリコン６０３をＮ型化する。このポリシリコ
ン６０３にイオン注入ないし不純物核酸炉により不純物
元素である燐を高濃度注入する。注入濃度はイオン注入
／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍｓ／ｃｍ^３以上
にする。尚、ＭＯＳトランジスタ用のゲート電極は必ず
しもＮ型化する必要はなく、イオン注入ないし不純物拡
散炉により不純物元素であるボロンを高濃度注入し、Ｐ
型化してもよい。

【００２１】次に工程ｆにおいて前工程で形成されたフ
ォトレジストを除去した後、Ｐ型ＭＯＳトランジスタの
ドレイン・ソース領域の拡散層２０４を形成する。不純
物を導入する領域と導入しない領域をパターニングした
フォトレジストをマスクとし前記半導体基板の表面にＰ
型不純物であるＢＦ_２またはボロンをドーズ量１×１０
１２〜５×１０１６ａｔｏｍｓ／ｃｍ²イオン注入す
る。これは濃度に換算すると１×１０１６〜１×１０２
０ａｔｏｍｓ／ｃｍ³程度である。この１回のイオン注
入により２つ以上の異なる不純物濃度の領域を同時に形
成する。その後、ドレイン・ソース領域の濃度プロファ
イルをなだらかにするために熱処理を加える。

【００２２】続いて工程ｇはＰチャネルＭＯＳ型トラン
ジスタの低濃度の拡散層２０４を形成した後フォトレジ
ストを除去し前面に例えばＢＰＳＧ層間膜２１３を成膜
する。この層間膜は例えばＣＶＤ法等により形成され引
き続き９００〜９５０℃で３０分〜２時間程度の熱処理
により平坦化される。続いて層間膜２１３を選択的にエ
ッチングし高濃度拡散領域２０３及びゲート電極２０５
にコンタクトホール２１０を形成する。本発明では前記
コンタクトホールはドライエッチング後ウエットエッチ
ングによりラウンドエッチを行った。その後イオン注入
した不純物の活性化及びコンタクト形状改善を行うため
に熱処理を行う。本発明では８００〜１０５０℃で３分
以内の熱処理を行った。

【００２３】続いて工程ｈにおいて真空蒸着あるいはス
パッタリング等により金属材を全面的に成膜した後フォ
トリソグラフィ法及びエッチングを行いパターニングさ
れたメタル配線２１２を形成する。最後に基板の全体を
表面保護膜２１４で被覆する。上記はＰチャネルＭＯＳ
型トランジスタの実施例を説明したが、逆導電型の不純
物を用いてＮチャネルＭＯＳ型トランジスタを形成して
同様な効果は得られる。

【００２４】

【発明の効果】上述したように本発明によれば、８Ｖか
ら３０Ｖの中耐圧領域での動作を要求されるＭＯＳ型ト
ランジスタのドレイン・ソース領域の濃度プロファイル
を不純物を導入する領域と導入しない領域を変える事及
び熱処理により容易に変えることができ、これによっ
て、従来のＬＤＤ構造を有するＭＯＳ型トランジスタで
は不可能であったドレイン耐圧が高い・ｏｎ抵抗が小さ
い・ホットエレクトロン耐性が強い・ドレイン・ソース
領域と基板間の容量が小さい・フィールド酸化膜下に形
成されたチャネルストップとソース・ドレイン領域の接
合耐圧の高い、しかもそのドレイン耐圧を制御すること
のできる８Ｖから３０Ｖの耐圧をもつ中耐圧ＭＯＳ型ト
ランジスタをマスク増加なしで簡単なプロセスにより提
供することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の第一実施例を示すＰチャ
ネルＭＯＳ型トランジスタの模式的断面図である。

【図２】本発明にかかる半導体装置の第一実施例のＰチ
ャネルＭＯＳの前記不純物を導入する領域と導入しない
領域の形状を示す模式的平面図である。

【図３】図１の本発明の半導体装置の中耐圧構造を有す
るＰチャネルＭＯＳ型トランジスタに導入した不純物の
領域及び導入しなかった領域が図２（ａ）で、ドーズ量
が５Ｅ１５ａｔｏｍ／ｃｍ²で形成したときのＰ型拡散
層の濃度プロファイルＡ−Ａ’を示した図である。

【図４】図１の本発明の半導体装置の中耐圧構造を有す
るＰチャネルＭＯＳ型トランジスタのドレイン・ソース
領域をイオン注入法によりドーズ量が２．５Ｅ１２ａｔ
ｏｍ／ｃｍ²で不純物を導入した領域と導入しなかった
領域がストライプ状で形成したときの本発明である構造
のドレイン電流と従来の構造で形成したときのドレイン
電流の関係を示した図である。

【図５】本発明の半導体装置の第一実施例で示したＰチ
ャネルＭＯＳ型トランジスタの工程順断面図である。

【図６】従来の製造方法での最終断面図である。

【符号の説明】

１０１半導体基板 １０２ゲート酸化膜 １０４多結晶シリコンゲート電極 １０５低濃度拡散層 １０６高濃度拡散層 １０７チャネルドープ層 ２０１Ｐ--型シリコン半導体基板 ２０２Ｎ--型ウェル層 ２０４濃度勾配の緩やかなＰ型拡散層 ２０５多結晶シリコンゲート電極 ２０７チャネル領域 ２０８フィールド酸化膜 ２０９チャネルストップ ２１０コンタクトホール ２１１ゲート酸化膜 ２１２メタル配線 ２１３ＢＰＳＧ層間膜 ２１４保護膜 ２１５不純物を導入する領域 ２１６不純物を導入しない領域 ６０１シリコン窒化膜 ６０２フォトレジスト ６０３ポリシリコン

Claims (11)

【特許請求の範囲】
1. 【請求項１】 一導電型半導体基板上に形成されたフィ
   ールド酸化膜と、前記一導電型半導体基板上にゲート酸
   化膜を介して形成されたゲート電極と、前記フィールド
   酸化膜と前記ゲート電極とに囲まれている逆導電型ソー
   ス・ドレイン領域と、前記逆導電型ソース・ドレイン領
   域の濃度が不純物を導入する領域と導入しない領域を変
   える事により任意に変えられる事と、前記ゲート電極と
   前記逆導電型ソース・ドレインとそれらの上層に形成さ
   れる配線とを電気的に絶縁する層間膜と、前記配線と前
   記ゲート電極と前記逆導電型ソース・ドレインとを電気
   的に接続を行うためのコンタクト孔から成る事を特徴と
   する半導体装置。
2. 【請求項２】 前記逆導電型ソース・ドレイン領域の不
   純物濃度を１Ｅ１６〜５Ｅ２０ａｔｏｍｓ／ｃｍ³とし
   たことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記不純物を導入する領域としない領域
   をドット型に分割した事を特徴とする請求項１記載の半
   導体装置。
4. 【請求項４】 前記不純物を導入する領域としない領域
   を格子型に分割した事を特徴とする請求項１記載の半導
   体装置。
5. 【請求項５】 前記不純物を導入する領域としない領域
   をストライプ状にした事を特徴とする請求項１記載の半
   導体装置。
6. 【請求項６】 中耐圧構造を有するＭＯＳ型トランジス
   タの製造方法において、半導体基板の表面にゲート絶縁
   膜を形成する工程と、前記ゲート絶縁膜の上にゲート電
   極をパターニングして形成する工程と、不純物を導入す
   る領域と導入しない領域をパターニングしたフォトレジ
   ストをマスクとし前記半導体基板の表面にイオン注入す
   ることにより２つ以上の異なる不純物濃度の領域を同時
   に形成する工程と、前面に不純物を含む層間膜を成膜
   し、熱処理により平坦化する工程と、前記層間膜を選択
   的にエッチングし前記低濃度拡散領域及び前記ゲート電
   極にコンタクトホールを形成する工程と、熱処理を行う
   工程と、真空蒸着あるいはスパッタリング等により金属
   材を全面的に成膜した後フォトリソグラフィ法及びエッ
   チングを行い前記金属材をパターニングする工程と、前
   記半導体基板の全体を表面保護膜で被覆する工程とから
   なるＭＯＳ型トランジスタの製造方法。
7. 【請求項７】 前記不純物を導入する領域としない領域
   をドット型にした事を特徴とする請求項６記載の半導体
   装置の製造方法。
8. 【請求項８】 前記不純物を導入する領域としない領域
   を格子型にした事を特徴とする請求項６記載の半導体装
   置の製造方法。
9. 【請求項９】 前記不純物を導入する領域としない領域
   をストライプ状にした事を特徴とする請求項６記載の半
   導体装置の製造方法。
10. 【請求項１０】 前記不純物を含む層間膜がＢＰＳＧ層
    間膜である事を特徴とする請求項６記載の半導体装置の
    製造方法。
11. 【請求項１１】 前記不純物を含む酸化膜成膜後の熱処
    理を８００〜１０５０℃の温度で３分以内で行い活性化
    して形成する事を特徴とする請求項６記載の半導体装置
    の製造方法。