JPH08172135A - 半導体装置の製造方法および半導体集積回路装置 - Google Patents

半導体装置の製造方法および半導体集積回路装置

Info

Publication number
JPH08172135A
JPH08172135A JP6315215A JP31521594A JPH08172135A JP H08172135 A JPH08172135 A JP H08172135A JP 6315215 A JP6315215 A JP 6315215A JP 31521594 A JP31521594 A JP 31521594A JP H08172135 A JPH08172135 A JP H08172135A
Authority
JP
Japan
Prior art keywords
diffusion layer
region
impurity
mos transistor
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6315215A
Other languages
English (en)
Other versions
JP3008154B2 (ja
Inventor
Masaki Miyagi
雅記 宮城
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP6315215A priority Critical patent/JP3008154B2/ja
Priority to US08/573,145 priority patent/US6858520B2/en
Publication of JPH08172135A publication Critical patent/JPH08172135A/ja
Application granted granted Critical
Publication of JP3008154B2 publication Critical patent/JP3008154B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

(57)【要約】 【構成】 例えばソース拡散層及びドレイン拡散層に低
濃度不純物拡散層と高濃度不純物拡散層を合い接して有
するＬＤＤ型ＭＯＳトランジスタにおいて、ゲート電極
１０１のエッジとソース領域１０３及びドレイン領域１
０４の境界付近を部分的にレジストで覆うことにより部
分的に高濃度拡散層を形成するための不純物が導入され
ない領域を形成する。その後、導入された不純物を熱拡
散することで、ソース領域１０３とドレイン領域１０４
の中で、不純物が導入されな領域近傍は低濃度拡散層と
なり、不純物が連続的に導入された領域は高濃度拡散層
となる。 【効果】 上記の様にＭＯＳトランジスタのソース拡散
層及びドレイン拡散層を形成することで１回の不純物導
入工程でＬＤＤ型ＭＯＳトランジスタのソース及びドレ
イン領域を形成できるため、低コストでより信頼度の高
い半導体集積回路装置を容易に実現する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
を構成するＭＯＳトランジスタのソース及びドレイン領
域の構成に係わり、特にチャネル領域とソース及びドレ
イン領域の境界部分の不純物濃度を決定する製造方法に
関する。
【０００２】
【従来の技術】ＭＯＳトランジスタでは、微細化が進む
につれてチャネル長が小さなＭＯＳトランジスタのホッ
トキャリアによる特性の劣化を防ぐためにドレインエッ
ジ近傍の高電界を緩和させる目的で、ゲート電極エッジ
近傍すなわち、チャネル領域とソース及びドレイン領域
の境界付近に高抵抗な低濃度拡散層領域を有するＬＤＤ
構造を採用することが一般的となっている。
【０００３】図７は、従来のＬＤＤ型ＭＯＳトランジス
タのソース及びドレイン拡散層領域の形成工程を表す模
式的な断面図である。パターンニングされたレジスト７
０１で第１導電型半導体基板上に選択された領域に第２
導電型の低濃度拡散層を形成するために第１の不純物イ
オンビーム７０２で不純物を導入する。
【０００４】この際、厚いシリコン酸化膜７０７とポリ
シリコン等のゲート電極７０５もレジスト７０１と同様
に不純物を導入する領域を選択するマスクとして働くた
めゲート電極が無く且つレジストのない薄いシリコン酸
化膜７０８の下のみ不純物が導入される（図７
（ａ））。
【０００５】次に、全面にシリコン酸化膜層７０４をＣ
ＶＤ等で堆積させ形成させたのちに（図７（ｂ））、前
記シリコン酸化膜層７０４を異方性エッチングすること
で、ゲート電極７０５にシリコン酸化膜の側壁７０６を
形成させる。（図７（ｃ））しかる後にさらに、パター
ンニングされたレジスト７１１で選択された領域に今度
は、第２導電型の高濃度拡散層を形成するための第２の
不純物イオンビーム７０９で不純物を導入しさらに熱拡
散を行う。
【０００６】この際、シリコン酸化膜側壁７０６直下の
み低濃度拡散層となり他のソース及びドレイン領域は、
高濃度拡散層となる（図７（ｄ））。また、従来のＬＤ
Ｄ構造のＭＯＳトランジスタを形成する場合、図６に示
すように低濃度不純物層及び高濃度不純物層を形成する
ための不純物を導入する領域を選択するための不純物導
入用マスクのパターン６０２は、一般的にアクティブ領
域となるソース領域６０３とドレイン領域６０４とゲー
ト電極６０１直下のチャネル領域全面を覆う様に描かれ
る。
【０００７】この様なＬＤＤ構造とすることで、ＭＯＳ
トランジスタのホットキャリア耐性を増すことが可能と
なることは、広く一般的に知られている。
【０００８】
【発明が解決しようとする課題】しかし、従来のＬＤＤ
型ＭＯＳトランジスタは前述したように２度の不純物導
入工程やシリコン酸化膜側壁の形成工程など複雑な工程
を含み、コスト増の原因となっていた。
【０００９】また、ＬＤＤ型ＭＯＳトランジスタはホッ
トキャリア耐性には優れているが、外部からの静電気等
のサージストレスに対しては弱く、静電破壊耐性ではソ
ース及びドレイン領域が高濃度拡散層のみで構成される
コンベンショナル型トランジスタの方が優れているた
め、入力保護回路や出力トランジスタには、ＬＤＤ構造
を使用せずに、わざわざチャネル長が比較的大きなコン
ベンショナル型ＭＯＳトランジスタを製造工程を追加し
て半導体集積回路装置を製造する場合があった。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、以下のような手段をとった。第１の手
段としてＭＯＳトランジスタのソース及びドレイン領域
の高濃度拡散層を形成する際に、不純物を導入する領域
を選択するレジスト等をゲート電極側壁付近で部分的に
残し、高濃度拡散層を形成するための不純物を部分的に
導入してさらに熱拡散を行うことで、疑似的に低濃度拡
散層を形成するといった手段をとった。
【００１１】第２の手段として第１の手段で形成される
ＭＯＳトランジスタを外部からの静電気等のサージスト
レスに直接さらされない内部の回路にのみ使用して、入
力保護回路や出力トランジスタは、ゲート電極側壁付近
にレジストを残さないことによりできる高濃度拡散層の
みでソース及びドレイン領域が形成されるＭＯＳトラン
ジスタで構成する手段をとった。
【００１２】
【作用】第１の手段をとることで、１回の高濃度拡散層
形成のための不純物導入工程で低濃度拡散層も同時に形
成することができるという作用がある。このことにより
ＬＤＤ型ＭＯＳトランジスタがより少ない工程で低コス
トで実現可能となる。第２の手段をとることで、１回の
高濃度拡散層形成のための不純物導入工程でＬＤＤ型Ｍ
ＯＳトランジスタとコンベンショナル型ＭＯＳトランジ
スタが同時に形成できるため、より低コストで信頼度の
高い半導体集積回路装置を得ることができる。
【００１３】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１は、本発明のに係わる第１の手段による第
１の実施例のＬＤＤ型ＭＯＳトランジスタを表す模式的
な平面図である。
【００１４】図２は、本発明に係わる第１の実施例のＬ
ＤＤ型ＭＯＳトランジスタのソース及びドレイン領域の
形成工程を表す模式的な断面図であり、図１のＡ−Ａ’
断面が図２（ａ’）、図１のＡ−Ａ’と直角方向が図２
（ａ）に対応する。図１において不純物導入用マスクパ
ターン１０２が、ゲート電極１０１エッジ付近で蛇行を
しているため、図２（ａ）及び（ａ’）の工程で不純物
イオンビーム２０２で導入された不純物は、図１の斜線
部分のみに導入される。
【００１５】したがってゲート電極エッジ付近には、部
分的に不純物が導入されていない領域ができる。図２
（ｂ）及び（ｂ’）は、上記図２（ａ）及び（ａ’）を
熱拡散した後の不純物分布を模式的に示した断面図であ
る。図２（ｂ）及び（ｂ’）に示すように導入された不
純物を熱拡散をしてソース及びドレイン拡散領域を形成
するが、部分的に不純物が導入されていない領域が十分
小さいと、部分的に不純物が導入された領域２０４から
不純物が熱拡散をするため、結果として部分的に不純物
が導入された領域２０４は低濃度拡散層２０７となり、
連続的に不純物が導入された領域２０３は高濃度拡散層
２０６となる。
【００１６】図３は、本発明に係わる第１の手段による
第２の実施例をを示す平面図である。図３においては、
不純物導入用マスクのパターン１０２がゲート電極エッ
ジ付近で細いストライプ状に描かれている。したがって
図１及び図２同様に、ゲート電極エッジ付近に低濃度拡
散層が形成され、他の連続的に広く不純物が導入された
領域は高濃度拡散層となる。図４は、本発明に係わる第
１の手段による第３の実施例を示す平面図である。図４
においては、不純物導入用マスクのパターン１０２がゲ
ート電極エッジ付近で細かなドット状に描かれている。
【００１７】したがってやはり図１及び図２同様に、ゲ
ート電極エッジ付近に低濃度拡散層が形成され、他の連
続的に広く不純物が導入された領域は高濃度拡散層とな
る。上記説明において、図１の不純物導入用マスクパタ
ーン１０２のパターンが蛇行しているＡ−Ａ’部や図４
の細かなドット状パターン１０２の、不純物導入用マス
クパターンの有る部分と無い部分のパターンピッチは、
低濃度拡散層内の不純物分布をより均一にするためには
１μｍ以下が望ましい。
【００１８】図５は、本発明に係わる第２の手段による
第４の実施例であるところの半導体集積回路装置の簡単
なブロック図である。不純物導入用マスクパターンによ
ってパターンニングされるレジストをゲート電極エッジ
付近に残したり残さなかったりすることで、自由にＬＤ
Ｄ型ＭＯＳトランジスタとコンベンショナル型ＭＯＳト
ランジスタを同一半導体集積回路内に同じ工程で形成す
ることができるため、図５に示すように外部からの静電
気等のサージストレスが直接加わる入力保護回路や出力
トランジスタのみ比較的チャネル長の大きなコンベンシ
ョナル型ＭＯＳトランジスタで構成して、その他の回路
をホットキャリア耐性に優れたチャネル長の小さな高速
のＬＤＤ型ＭＯＳトランジスタで構成している。
【００１９】
【発明の効果】この発明は、以上説明したようにＭＯＳ
トランジスタのソース及びドレイン領域の高濃度拡散層
を形成する際に、不純物を導入する領域を選択するレジ
スト等をゲート電極側壁付近で部分的に残し、高濃度拡
散層を形成するための不純物を部分的に導入してさらに
熱拡散を行うことで、疑似的に低濃度拡散層を形成する
ことで、ＬＤＤ型ＭＯＳトランジスタがより少ない工程
で低コストで実現可能となる効果がある。
【００２０】さらにこの発明の半導体装置の製造方法で
は、同一の半導体集積回路内にＬＤＤ型ＭＯＳトランジ
スタとコンベンショナル型ＭＯＳトランジスタを同時に
形成することが容易であるので、ＬＤＤ型ＭＯＳトラン
ジスタを外部からの静電気等のサージストレスに直接さ
らされない内部の回路にのみ使用して、入力保護回路や
出力トランジスタは、高濃度拡散領域のみでソース及び
ドレイン領域で形成されるコンベンショナル型ＭＯＳト
ランジスタで構成することで、より低コストで信頼度の
高い半導体集積回路装置を得ることができるという効果
がある。
【図面の簡単な説明】
【図１】本発明における第１の実施例のＬＤＤ型ＭＯＳ
トランジスタの模式的平面図である。
【図２】本発明における第１の実施例のＬＤＤ型ＭＯＳ
トランジスタの製造工程の一部を示す模式的段面図であ
る。
【図３】本発明における第２の実施例のＬＤＤ型ＭＯＳ
トランジスタの模式的平面図である。
【図４】本発明における第３の実施例のＬＤＤ型ＭＯＳ
トランジスタの模式的平面図である。
【図５】本発明における第４の実施例の半導体集積回路
装置の簡単なブロック図を示した図である。
【図６】従来の技術によるＬＤＤ型ＭＯＳトランジスタ
の模式的平面図である。
【図７】従来の技術によるＬＤＤ型ＭＯＳトランジスタ
の製造工程の一部を示す模式的断面図である。
【符号の説明】
１０１、２０５、６０１、７０５ ゲート電極 １０２、６０２ 不純物導入用マスクのパターン １０３、６０３ ソース領域 １０４、６０４ ドレイン領域 １０５、６０５ 低濃度拡散層になる領域 １０６、６０６ 高濃度拡散層になる領域 ２０１、７０１、７１１ レジスト ２０２ 不純物イオンビーム ２０３ 連続的に不純物が導入された領域 ２０４ 部分的に不純物が導入された領域 ２０６、７１０ 高濃度拡散層 ２０７、７０３ 低濃度拡散層 ２０８、７０７ 厚いシリコン酸化膜 ２０９、７０８ 薄いシリコン酸化膜 ５０１ 半導体集積回路装置 ５０２ ＬＤＤ型ＭＯＳトランジスタで構成される回路 ５０３ コンベンショナル型ＭＯＳトランジスタで構成
される回路 ５０４ 入力保護回路 ５０５ 出力トランジスタ ５０６ 入出力トランジスタ ５０７ 内部回路 ７０２ 第１の不純物イオンビーム ７０４ 堆積されたシリコン酸化膜 ７０６ シリコン酸化膜の側壁 ７０９ 第２の不純物イオンビーム
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 29/78 21/336 Ｈ０１Ｌ 21/265 Ｗ Ａ 29/78 ３０１ Ｌ ３０１ Ｐ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に不純物を選択的に導入す
    るためのマスクパターンを配設し、前記マスクパターン
    を介して前記半導体基板に不純物を導入し、前記半導体
    基板の表面近傍に不純物導入領域を形成する半導体装置
    の製造方法において、前記マスクパターンの形状に応じ
    て不純物濃度が異なる領域を前記不純物導入領域に形成
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記不純物の導入は、イオンビームによ
    り前記半導体基板に不純物イオンを注入し、次に熱拡散
    により前記不純物導入領域を形成したことを特徴とする
    請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記半導体基板は第１導電型であり、前
    記不純物は第２導電型であることを特徴とする請求項１
    または２記載の半導体装置の製造方法
  4. 【請求項４】 前記不純物導入領域はＭＯＳ型トランジ
    スタのソース拡散層領域及びドレイン拡散層領域を構成
    し、前記ソース拡散層領域及びドレイン拡散層領域は高
    濃度不純物拡散層と低濃度不純物拡散層とが合い接する
    構造であることを特徴とする請求項１、２、３いずれか
    記載の半導体装置の製造方法。
  5. 【請求項５】 ソース拡散層領域及びドレイン拡散層領
    域を含むＭＯＳ型トランジスタを構成要素とする半導体
    集積回路装置において、一部のＭＯＳ型トランジスタの
    ソース拡散層領域及びドレイン拡散層領域は、高濃度不
    純物拡散層と低濃度不純物拡散層とが合い接する構造を
    有し、他の一部のＭＯＳ型トランジスタのソース拡散層
    領域及びドレイン拡散層領域は、高濃度不純物拡散層か
    らなる構造を有することを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 前記半導体集積回路装置は、外部から信
    号を入力または外部へ信号を出力する外部回路と、前記
    外部回路と接続する内部回路とから成り、前記内部回路
    に前記一部のＭＯＳ型トランジスタを構成し、前記外部
    回路に前記他の一部のＭＯＳ型トランジスタを構成した
    ことを特徴とする請求項５記載の半導体集積回路装置。
JP6315215A 1994-12-19 1994-12-19 半導体装置の製造方法 Expired - Fee Related JP3008154B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6315215A JP3008154B2 (ja) 1994-12-19 1994-12-19 半導体装置の製造方法
US08/573,145 US6858520B2 (en) 1994-12-19 1995-12-15 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6315215A JP3008154B2 (ja) 1994-12-19 1994-12-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH08172135A true JPH08172135A (ja) 1996-07-02
JP3008154B2 JP3008154B2 (ja) 2000-02-14

Family

ID=18062790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6315215A Expired - Fee Related JP3008154B2 (ja) 1994-12-19 1994-12-19 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6858520B2 (ja)
JP (1) JP3008154B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057327A (ja) * 2000-08-07 2002-02-22 Seiko Instruments Inc 半導体装置とその製造方法
US6730582B2 (en) * 2000-12-21 2004-05-04 Texas Instruments Incorporated Transistor circuit with varying resistance lightly doped diffused regions for electrostatic discharge (ESD) protection
US6831337B2 (en) 2001-12-14 2004-12-14 Texas Instruments Incorporated Transistor circuit with varying resistance lightly doped diffused regions for electrostatic discharge (“ESD”) protection
JP2007234642A (ja) * 2006-02-27 2007-09-13 Mitsumi Electric Co Ltd 静電気放電保護素子

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164442A (ja) * 2000-11-28 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
KR100769433B1 (ko) * 2006-12-04 2007-10-22 삼성에스디아이 주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
CN101935824B (zh) * 2009-07-03 2013-03-06 中芯国际集成电路制造(上海)有限公司 离子注入方法、设备及形成轻掺杂结构的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
US5142345A (en) * 1989-04-13 1992-08-25 Mitsubishi Denki Kabushiki Kaisha Structure of input protection transistor in semiconductor device including memory transistor having double-layered gate and method of manufacturing semiconductor device including such input protection transistor
JP3199808B2 (ja) * 1991-05-14 2001-08-20 セイコーインスツルメンツ株式会社 半導体集積回路装置
EP0632502B1 (en) * 1993-06-28 1999-03-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Bipolar power transistor with high collector breakdown voltage and related manufacturing process
US5457060A (en) * 1994-06-20 1995-10-10 Winbond Electronics Corporation Process for manufactuirng MOSFET having relatively shallow junction of doped region
JPH0837238A (ja) * 1994-07-21 1996-02-06 Hitachi Ltd 半導体集積回路装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057327A (ja) * 2000-08-07 2002-02-22 Seiko Instruments Inc 半導体装置とその製造方法
JP4615682B2 (ja) * 2000-08-07 2011-01-19 セイコーインスツル株式会社 Ｍｏｓ型トランジスタの製造方法
US6730582B2 (en) * 2000-12-21 2004-05-04 Texas Instruments Incorporated Transistor circuit with varying resistance lightly doped diffused regions for electrostatic discharge (ESD) protection
EP1217661A3 (en) * 2000-12-21 2006-10-18 Texas Instruments Incorporated Transistor circuit with varying resistance lightly doped diffused regions for electrostatic discharge ("esd") protection
US6831337B2 (en) 2001-12-14 2004-12-14 Texas Instruments Incorporated Transistor circuit with varying resistance lightly doped diffused regions for electrostatic discharge (“ESD”) protection
JP2007234642A (ja) * 2006-02-27 2007-09-13 Mitsumi Electric Co Ltd 静電気放電保護素子

Also Published As

Publication number Publication date
JP3008154B2 (ja) 2000-02-14
US20020019104A1 (en) 2002-02-14
US6858520B2 (en) 2005-02-22

Similar Documents

Publication Publication Date Title
EP0248292B1 (en) Semiconductor device having a high breakdown voltage
JPH08130246A (ja) 半導体装置とその製造方法
KR900007048B1 (ko) 종형 mos 반도체장치
JP3008154B2 (ja) 半導体装置の製造方法
KR960016225B1 (ko) 반도체 장치 및 그 제조방법
JP2730535B2 (ja) 半導体装置の製造方法
US6709936B1 (en) Narrow high performance MOSFET device design
US4011653A (en) Method for manufacturing a semiconductor integrated circuit including an insulating gate type semiconductor transistor
JPH08181223A (ja) 半導体装置の製造方法
JPS5951143B2 (ja) Ｍｉｓ形半導体装置
JPH06132489A (ja) Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法
JP2826024B2 (ja) Ｍｏｓ型トランジスタの製造方法
JPH06112482A (ja) Ｍｏｓトランジスタとその製造方法
JPS6016469A (ja) Ｍｉｓ半導体装置の製法
JPS627710B2 (ja)
JPH02272760A (ja) Ｍｏｓトランジスタ
EP0449418A2 (en) Insulated gate field effect device with a curved channel and method of fabrication
JPH03276680A (ja) 半導体装置およびその製造方法
JPS63296374A (ja) Ｍｏｓ型半導体装置
JPH06112218A (ja) 半導体装置及びその製造方法
JPH0582548A (ja) 半導体装置
JPH06151350A (ja) 半導体装置の製造方法
JP2001176977A (ja) 半導体装置及びその製造方法
JPH04142749A (ja) 半導体装置の製造方法
JPS633462A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081203

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091203

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 11

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111203

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111203

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121203

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees