KR100769433B1 - 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 114
- 239000012535 impurity Substances 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 46
- 239000010408 film Substances 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 150
- 239000011651 chromium Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
본 발명은 LDD(Lightly Doped Drain) 구조를 갖는 폴리실리콘 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 기판 상에 반도체층을 형성하는 단계, 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계, 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계, 개구부를 통해 노출되는 반도체층의 일부에 제 1 불순물 영역을 형성하고, 게이트 전극 양측부의 반도체층에 제 2 불순물 영역을 형성하는 단계, 제 1 불순물 영역에 주입된 불순물을 확산시키는 단계를 포함한다.
박막 트랜지스터, 게이트, 자기 정렬, LDD, 경사이온주입
Description
도 1a 내지 도 1d는 종래의 박막 트랜지스터 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 4a 내지 도 4c는 본 발명에 사용되는 게이트 전극 형성용 마스크를 설명하기 위한 평면도.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도.
도 6a 내지 도 6e는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 평 면도.
도 8a 및 도 8b는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도.
도 9a 내지 도 9f는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 10은 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도.
도 11 및 도 13은 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도.
도 12는 도 11의 유기전계발광 소자를 설명하기 위한 단면도.
도 14는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 적용예를 설명하기 위한 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 41, 61, 110, 120, 210: 기판
2, 12, 42, 62, 311: 버퍼층
3, 13, 43, 53, 63, 312: 반도체층
4, 14, 44, 64, 313: 게이트 절연막
5, 15, 45, 65: 도전층
5a, 15a, 45a, 55a, 65a, 65b, 314: 게이트 전극
6, 8, 16, 46, 66: 감광막
7, 17a, 47a, 57a, 67a, 312a: LDD 영역
9, 17, 47, 57, 67, 312b: 소스 및 드레인 영역
20: 마스크 21a: 크롬 패턴
21b: 개구부 100, 200: 표시 패널
111: 게이트 선 112: 데이터 선
113, 220: 화소 영역 114: 박막 트랜지스터
115; 화소 전극 116, 123: 편광판
121: 컬러 필터 122: 공통 전극
130: 액정층 224: 주사 라인
226: 데이터 라인 228: 패드
230: 비화소 영역 234: 주사 구동부
236: 데이터 구동부 300: 유기전계발광 소자
315: 층간 절연막 316: 소스 및 드레인 전극
317: 평탄화층 318: 애노드 전극
319: 화소 정의막 320: 유기 박막층
321: 캐소드 전극 400: 봉지 기판
410: 밀봉재 500: 휴대용 장치
본 발명은 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 보다 상세하게는 LDD(Lightly Doped Drain) 구조를 갖는 폴리실리콘 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것이다.
폴리실리콘 박막 트랜지스터(Poly-Si Thin Film Transistor)는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor)에 비해 전류 구동능력이 우수하고 동작속도가 빠른 장점을 가진다. 이러한 장점으로 인해 최근에는 폴리실리콘 박막 트랜지스터를 이용하여 표시 장치의 화소 스위칭 소자나 구동회로를 구성하고 있다.
폴리실리콘 박막 트랜지스터는 소스 및 드레인 영역과 채널 영역을 제공하는 반도체층과, 채널 영역 상부에 형성되며 게이트 절연막에 의해 반도체층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
그런데 이와 같은 폴리실리콘 박막 트랜지스터는 소스 및 드레인 영역이 게이트 전극을 자기 정렬(Self-Align) 마스크로 이용한 이온 주입 공정으로 형성되기 때문에 소스 및 드레인 영역이 채널 영역과 인접된다. 그러므로 게이트 전극에 인가되는 전압보다 소스 또는 드레인 영역에 인가되는 전압이 높은 오프(off) 상태에서는 소스 또는 드레인 영역에서 게이트 전극 방향으로 수직 전계가 발생되고, 이 전계에 의해 공핍 영역에 포획된 케리어(carrier)가 여기되어 이탈되기 때문에 누 설전류가 발생된다.
이러한 문제점을 해소하기 위해 드레인 영역 근처에 저농도 불순물이 도핑된 LDD(Lightly Doped Drain) 영역을 형성하는 기술이 개발되었다.
도 1a 내지 도 1d는 LDD 구조를 갖는 종래 폴리실리콘 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기판(1) 상에 버퍼층(2)을 형성한 후 버퍼층(2) 상에 소스 및 드레인 영역과 채널 영역을 제공하는 반도체층(3)을 형성한다.
도 1b를 참조하면, 전체 상부면에 게이트 절연막(4), 도전층(5) 및 감광막(6)을 형성한 후 게이트 전극을 형성하기 위한 마스크를 이용하여 감광막(6)을 패터닝한다.
도 1c를 참조하면, 패터닝된 감광막(6)을 마스크로 이용한 식각 공정으로 노출된 부분의 도전층(5)을 제거함으로써 채널 영역 상부의 게이트 절연막(4) 상에 게이트 전극(5a)이 형성된다. 이 후 게이트 전극(5a)을 마스크로 이용한 이온 주입 공정으로 노출된 부분의 반도체층(3)에 저농도 불순물을 주입하여 LDD 영역(7)을 형성한다.
도 1d를 참조하면, 전체 상부면에 감광막(8)을 형성한 후 소스 및 드레인 영역을 형성하기 위한 마스크를 이용하여 감광막(8)을 패터닝하고, 패터닝된 감광막(8)을 마스크로 이용한 이온 주입 공정으로 노출된 부분의 반도체층(3)에 고농도 불순물을 주입하여 소스 및 드레인 영역(9)을 형성한다.
그런데 상기와 같은 종래의 방법은 두 개의 감광막(6 및 8) 마스크를 이용하 여 LDD 영역(7)과 소스 및 드레인 영역(9)을 형성하기 때문에 마스크 제작 비용이 많이 소요된다. 또한, 소자의 집적도가 증가할수록 예를 들어, 게이트 전극의 길이가 3 마이크론(micron) 이하로 감소될수록 LDD 영역 형성용 마스크의 정렬 오차에 따른 소자의 특성 편차가 매우 커지기 때문에 마스크가 추가되지 않는 LDD 영역 형성 방법이 요구된다.
본 발명의 목적은 마스크의 수를 감소시킬 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
본 발명의 다른 목적은 LDD 영역의 크기를 미세하게 조절할 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판 상에 형성된 반도체층, 게이트 절연막에 의해 상기 반도체층과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극, 상기 개구부를 통해 노출되는 상기 반도체층에 형성된 제 1 불순물 영역, 상기 게이트 전극 양측의 상기 반도체층에 각각 형성된 제 2 불순물 영역을 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계, 상기 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계, 상기 개구부를 통해 노출되는 반도체층의 일부에 제 1 불순물 영역을 형성하고, 상기 게이트 전극 양측부의 반도체층에 제 2 불순물 영역을 형성하는 단계, 상기 제 1 불순물 영역에 주입된 불순물을 확산시키는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계, 상기 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측부의 반도체층에 제 1 불순물 영역을 형성하는 단계, 상기 개구부를 통해 노출되는 반도체층에 제 2 불순물 영역을 형성하는 단계, 상기 제 2 불순물 영역에 주입된 불순물을 확산시키는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계, 상기 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측부의 반도체층에 제 1 불순물 영역을 형성하는 단계, 상기 개구부가 제거되도록 상기 게이트 전극의 측면을 식각하는 단계, 상기 게이트 전극 양측의 상기 반도체층에 제 2 불순물 영역을 형성하는 단계를 포함하는 것을 특징 으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판, 제 2 전극이 형성된 제 2 기판, 상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 반도체층, 게이트 절연막에 의해 상기 반도체층과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극, 상기 개구부를 통해 노출되는 상기 반도체층에 형성된 제 1 불순물 영역, 상기 게이트 전극 양측의 상기 반도체층에 각각 형성된 제 2 불순물 영역을 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판, 상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 반도체층, 게이트 절연막에 의해 상기 반도체층과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극, 상기 개구부를 통해 노출되는 상기 반도체층에 형성된 제 1 불순물 영역, 상기 게이트 전극 양측의 상기 반도체층에 각각 형성된 제 2 불순물 영역을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도로서, 기판 상에 형성된 반도체층(13), 게이트 절연막에 의해 반도체층(13)과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(15a), 개구부를 통해 노출된 반도체층(13)에 형성된 LDD 영역(17a), 게이트 전극(15a) 양측의 반도체층(13)에 각각 형성된 소스 및 드레인 영역(17)을 포함한다.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 또는 유리 기판(11) 상에 버퍼층(12)을 형성한 후 버퍼층(12) 상에 소스 및 드레인 영역과 채널 영역을 제공하는 반도체층(13)을 형성한다. 버퍼층(12)은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN)으로 형성하고, 반도체층(13)은 폴리실리콘으로 형성할 수 있다.
도 3b를 참조하면, 전체 상부면에 게이트 절연막(14), 도전층(15) 및 감광막(16)을 형성한 후 게이트 전극을 형성하기 위한 마스크를 이용하여 감광막(16)을 패터닝한다. 게이트 절연막(14)은 실리콘 산화막(SiO2) 등으로 형성하고, 도전 층(15)은 도핑된 폴리실리콘, ITO와 같은 투명전극 물질 또는 금속 등으로 형성할 수 있다.
이 때 게이트 전극을 형성하기 위한 마스크(20)에는 도 4a 내지 도 4c에 도시된 바와 같이 크롬(Cr) 등으로 이루어진 패턴(21a)이 형성되며, 크롬 패턴(21a)의 양측부에는 일정 간격으로 개구부(21b)가 형성된다. 이 때 개구부(21b)의 크기 즉, 폭과 간격은 형성하고자 하는 LDD 영역의 크기에 따라 조절될 수 있다. 예를 들어, 도 4b의 마스크를 이용하면 도 4a의 마스크보다 폭이 넓은 LDD 영역을 형성할 수 있으며, 도 4c와 같이 개구부(21b)를 엇갈리게 배치하면 게이트 전극을 중심으로 LDD 영역이 형성되지 않는 부분을 최소화할 수 있다.
도 3c를 참조하면, 패터닝된 감광막(16)을 마스크로 이용한 식각 공정으로 노출된 부분의 도전층(15)을 제거함으로써 채널 영역 상부의 게이트 절연막(14) 상에 도 4a 내지 도 4c의 크롬 패턴(21a)에 대응하는 빗살(teeth) 구조의 게이트 전극(15a)이 형성된다. 즉, 도전층(15)으로 이루어지며 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(15a)이 형성된다.
이 후 게이트 전극(15a)을 자기 정렬 마스크로 이용한 경사이온주입(tilt ion implantation) 공정으로 반도체층(13)에 고농도(N+ 또는 P+) 불순물을 주입하는데, 도 3c에 도시된 바와 같이 개구부(21b)에 대응하는 게이트 전극(15a) 사이의 반도체층(13) 일부에는 고농도 불순물 영역(17)이 형성되고, 도 3d에 도시된 바와 같이 게이트 전극(15a) 양측의 반도체층(13)에는 소스 및 드레인 영역(17)이 형성된다. 이 때 감광막(16)과 게이트 전극(15a)을 자기 정렬 마스크로 이용하여 경사 이온주입 공정을 진행할 수도 있으며, 개구부 내의 고농도 불순물 영역(17)의 크기는 감광막(16)이나 게이트 전극(15a)의 두께 그리고 불순물 주입시의 경사 각도에 따라 조절될 수 있다. 도 3d는 도 2의 A1-A2 부분을 절취한 단면도이다.
도 3e를 참조하면, 열처리를 통해 고농도 불순물 영역(17)에 주입된 불순물을 수평(측면) 확산시킴으로써 개구부(21b)에 대응하는 게이트 전극(15a) 사이의 반도체층(13)에 저농도(N- 또는 P-) 불순물 영역 즉, LDD 영역(17a)이 형성된다. 즉, 고농도 불순물 영역(17)에 주입된 불순물이 보다 넓은 면적으로 확산됨으로써 저농도 불순물 영역(17a)이 형성된다. 불순물을 수평(측면) 확산시키기 위해 레이저 열처리(ELA activation)를 이용할 수 있다. 이 때 열처리에 의해 확산이 충분히 이루어지지 않을 경우 LDD 영역(17a) 주변은 진성(intrinsic) 반도체 영역으로 잔류될 수 있는데, 진성 반도체 영역이 오프셋(off set) 구조로 작용하기 때문에 누설전류가 감소될 수 있다. 도 3e는 도 2의 B1-B2 부분을 절취한 단면도이다.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도로서, 기판 상에 형성된 반도체층(43), 게이트 절연막에 의해 반도체층(43)과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(45a), 개구부를 통해 노출된 반도체층(43)에 형성된 LDD 영역(47a), 게이트 전극(45a) 양측의 반도체층(43)에 각각 형성된 소스 및 드레인 영역(47)을 포함한다.
도 6a 내지 도 6e는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 6a를 참조하면, 반도체 또는 유리 기판(41) 상에 버퍼층(42)을 형성한 후 버퍼층(42) 상에 소스 및 드레인 영역과 채널 영역을 제공하는 반도체층(43)을 형성한다. 버퍼층(42)은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN)으로 형성하고, 반도체층(43)은 폴리실리콘으로 형성할 수 있다.
도 6b를 참조하면, 전체 상부면에 게이트 절연막(44), 도전층(45) 및 감광막(46)을 형성한 후 게이트 전극을 형성하기 위한 마스크를 이용하여 감광막(46)을 패터닝한다. 게이트 절연막(44)은 실리콘 산화막(SiO2) 등으로 형성하고, 도전층(45)은 도핑된 폴리실리콘, ITO와 같은 투명전극 물질 또는 금속 등으로 형성할 수 있다.
이 때 게이트 전극을 형성하기 위한 마스크(20)에는 도 4a 내지 도 4c에 도시된 바와 같이 크롬(Cr) 등으로 이루어진 패턴(21a)이 형성되며, 크롬 패턴(21a)의 양측부에는 일정 간격으로 개구부(21b)가 형성된다. 이 때 개구부(21b)의 크기 즉, 폭과 간격은 형성하고자 하는 LDD 영역의 크기에 따라 조절될 수 있다. 예를 들어, 도 4b의 마스크를 이용하면 도 4a의 마스크보다 폭이 넓은 LDD 영역을 형성할 수 있으며, 도 4c와 같이 개구부(21b)를 엇갈리게 배치하면 게이트 전극을 중심으로 LDD 영역이 형성되지 않는 부분을 최소화할 수 있다.
도 6c를 참조하면, 패터닝된 감광막(46)을 마스크로 이용한 식각 공정으로 노출된 부분의 도전층(45)을 제거함으로써 채널 영역 상부의 게이트 절연막(44) 상에 도 4a 내지 도 4c의 크롬 패턴(21a)에 대응하는 빗살(teeth) 구조의 게이트 전극(45a)이 형성된다. 즉, 도전층(45)으로 이루어지며 양측부에 일정 간격으로 개구 부가 형성된 게이트 전극(45a)이 형성된다.
이 후 게이트 전극(45a)을 자기 정렬 마스크로 이용한 경사이온주입 공정으로 반도체층(43)에 고농도(N+ 또는 P+) 불순물을 주입하는데, 도 6c에 도시된 바와 같이 경사각을 조절하면 개구부(21b)에 대응하는 게이트 전극(45a) 사이의 반도체층(43)에는 불순물이 주입되지 않고, 도 6d에 도시된 바와 같이 게이트 전극(45a) 양측의 반도체층(43)에만 불순물이 주입되어 소스 및 드레인 영역(47)이 형성된다. 이 때 감광막(46)과 게이트 전극(45a)을 자기 정렬 마스크로 이용하여 경사이온주입 공정을 진행할 수도 있으며, 이를 위해 감광막(46)이나 게이트 전극(45a)의 두께를 조절할 수 있다. 도 6d는 도 5의 A11-A12 부분을 절취한 단면도이다.
도 6e를 참조하면, 개구부(21b)에 대응하는 게이트 전극(45a) 사이의 반도체층(43)에 저농도(N- 또는 P-) 불순물을 주입한 후 열처리하여 저농도 불순물 영역 즉, LDD 영역(47a)이 형성되도록 한다. 이 경우 일반적인 이온 주입 공정으로 저농도 불순물의 농도를 조절할 수 있으며, 불순물의 확산(활성화)을 위해 레이저나 반응로 열처리를 수행할 수 있다. 도 6e는 도 5의 B11-B12 부분을 절취한 단면도이다.
상기한 제 1 및 제 2 실시예에서 LDD 영역(17a, 47a)의 폭과 길이는 게이트 전극(15a, 45a)의 높이와 개구부의 크기 및 간격으로 조절할 수 있다. 또한, 제 1 및 제 2 실시예는 도 4a 또는 도 4b에 도시된 바와 같이 개구부(21b)가 대칭 구조로 형성된 마스크(20)를 사용한 경우를 설명하였으나, 도 4c에 도시된 바와 같이 개구부(21b)가 비대칭 구조로 형성된 마스크(20)를 사용하여 제 1 및 제 2 실시예 와 같이 공정을 진행할 수 있다. 이 경우 도 7과 같이 엇갈리게 배치된 개구부(21a)에 의해 게이트 전극(55a)을 중심으로 LDD 영역(57a)이 비대칭으로 형성되기 때문에 전자 또는 정공이 반드시 LDD 영역(57a)을 통해 이동하게 된다. 도 7은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도로서, 부호 53은 반도체층을 지시하고, 부호 57은 소스 및 드레인 영역을 지시한다.
도 8a 및 도 8b는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도로서, 기판 상에 형성된 반도체층(63), 게이트 절연막에 의해 반도체층(63)과 절연된 게이트 전극(65b), 게이트 전극(65b) 양측의 반도체층(63)에 형성된 LDD 영역(67a), 소스 및 드레인 영역(67)을 포함한다.
본 실시예에서는 도 8a와 같이 개구부가 형성된 빗살(teeth) 구조의 게이트 전극(65a)을 이용하여 소스 및 드레인 영역(67)을 형성한 후 도 8b와 같이 게이트 전극(65b)의 개구부를 제거한다.
도 9a 내지 도 9f는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 9a를 참조하면, 반도체 또는 유리 기판(61) 상에 버퍼층(62)을 형성한 후 버퍼층(62) 상에 소스 및 드레인 영역과 채널 영역을 제공하는 반도체층(63)을 형성한다. 버퍼층(62)은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN)으로 형성하고, 반도체층(63)은 폴리실리콘으로 형성할 수 있다.
도 9b를 참조하면, 전체 상부면에 게이트 절연막(64), 도전층(65) 및 감광 막(66)을 형성한 후 게이트 전극을 형성하기 위한 마스크를 이용하여 감광막(66)을 패터닝한다. 게이트 절연막(64)은 실리콘 산화막(SiO2) 등으로 형성하고, 도전층(65)은 도핑된 폴리실리콘, ITO와 같은 투명전극 물질 또는 금속 등으로 형성할 수 있다.
이 때 게이트 전극을 형성하기 위한 마스크(20)에는 도 4a 내지 도 4c에 도시된 바와 같이 크롬(Cr) 등으로 이루어진 패턴(21a)이 형성되며, 크롬 패턴(21a)의 양측부에는 일정 간격으로 개구부(21b)가 형성된다. 이 때 개구부(21b)의 크기는 형성하고자 하는 LDD 영역의 크기에 따라 조절될 수 있다.
도 9c를 참조하면, 패터닝된 감광막(66)을 마스크로 이용한 식각 공정으로 노출된 부분의 도전층(65)을 제거함으로써 채널 영역 상부의 게이트 절연막(64) 상에 도 4a 내지 도 4c의 크롬 패턴(21a)에 대응하는 빗살(teeth) 구조의 게이트 전극(65a)이 형성된다. 즉, 도전층(65)으로 이루어지며 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(65a)이 형성된다.
이 후 패터닝된 감광막(66)과 게이트 전극(65a)을 자기 정렬 마스크로 이용한 경사이온주입 공정으로 반도체층(63)에 고농도(N+ 또는 P+) 불순물을 주입하는데, 도 9c에 도시된 바와 같이 경사각을 조절하면 개구부(21b)에 대응하는 게이트 전극(65a) 사이의 반도체층(63)에는 불순물이 주입되지 않고, 도 9d에 도시된 바와 같이 게이트 전극(65a) 양측의 반도체층(63)에만 불순물이 주입되어 소스 및 드레인 영역(67)이 형성된다. 소스 및 드레인 영역(67)을 형성하기 위해 감광막(66)이 나 게이트 전극(65a)의 두께를 조절할 수 있다. 도 9d는 도 8a의 A21-A22 부분을 절취한 단면도이다.
도 9d를 참조하면, 감광막(66)을 마스크로 이용한 식각 공정으로 게이트 전극(65a)의 측면을 소정 두께 식각함으로써 개구부가 제거되어 도 8b와 같이 소정의 폭을 갖는 게이트 전극(65b)이 잔류된다. 이 때 비등방성 식각이 가능한 습식 식각 방법을 이용할 수 있다.
도 9e 및 도 9f를 참조하면, 감광막(66)을 제거한 후 게이트 전극(65b) 양측의 반도체층(63)에 저농도(N- 또는 P-) 불순물을 주입하여 LDD 영역(67a)을 형성한다. 이 경우 일반적인 이온 주입 공정으로 저농도 불순물의 농도를 조절할 수 있으며, 불순물의 확산(활성화)을 위해 레이저나 반응로 열처리를 수행할 수 있다. 또한, 다른 방법으로, 열처리를 통해 소스 및 드레인 영역(67)에 주입된 불순물을 수평(측면) 확산시켜 게이트 전극(65b) 양측에 LDD 영역(67a)이 형성되도록 할 수 있다. 즉, 소스 및 드레인 영역(67)에 주입된 불순물이 보다 넓은 면적으로 확산됨으로써 저농도 불순물로 이루어진 LDD 영역(67a)이 형성된다. 불순물을 수평(측면) 확산시키기 위해 레이저 열처리나 반응로 열처리를 이용할 수 있다. 이 때 열처리에 의해 확산이 충분히 이루어지지 않을 경우 LDD 영역(67a) 주변은 진성 반도체 영역으로 잔류될 수 있는데, 진성 반도체 영역이 오프셋 구조로 작용하기 때문에 누설전류가 감소될 수 있다. 도 9e는 도 8b의 B31-B32 부분을 절취한 단면도이고, 도 9f는 도 8b의 B41-B42 부분을 절취한 단면도이다.
도 10은 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도로서, 화상을 표시하는 표시 패널(100)을 중심으로 개략적으로 설명한다.
표시 패널(100)은 대향하도록 배치된 두 개의 기판(110 및 120)과, 두 개의 기판(110 및 120) 사이에 개재된 액정층(130)으로 이루어지며, 기판(110)에 매트릭스 형태로 배열된 다수의 게이트 선(111)과 데이터 선(112)에 의해 화소 영역(113)이 정의된다. 그리고 게이트 선(111)과 데이터 선(112)이 교차되는 부분의 기판(110)에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터(114) 및 박막 트랜지스터(114)와 연결된 화소전극(115)이 형성된다.
박막 트랜지스터(114)는 도 2, 도 5, 도 7 또는 도 8b와 같은 구조를 가지며, 각각 도 3a 내지 도 3e, 도 6a 내지 도 6e 및 도 9a 내지 도 9f를 참조하여 설명한 본 발명의 공정에 따라 제조될 수 있다. 예를 들어, 박막 트랜지스터(114)는 도 2와 같이 기판 상에 형성된 반도체층(13), 게이트 절연막에 의해 반도체층(13)과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(15a), 개구부를 통해 노출된 반도체층(13)에 형성된 LDD 영역(17a), 게이트 전극(15a) 양측의 반도체층(13)에 각각 형성된 소스 및 드레인 영역(17)을 포함한다.
또한, 기판(120)에는 컬러필터(121) 및 공통전극(122)이 형성된다. 그리고 기판(110 및 120)의 배면에는 편광판(116 및 123)이 각각 형성되며, 편광판(116)의 하부에는 광원으로서 백 라이트(도시안됨)가 배치된다.
한편, 표시 패널(100)의 화소 영역(113) 주변에는 표시 패널(100)을 구동시 키기 위한 구동부(LCD Drive IC; 도시안됨)가 실장된다. 구동부는 외부로부터 제공되는 전기적 신호를 주사 신호 및 데이터 신호로 변환하여 게이트 선과 데이터 선으로 공급한다.
도 11 및 도 12는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.
도 11을 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220)을 둘러싸는 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
도 12를 참조하면, 유기전계발광 소자(300)는 애노드 전극(318) 및 캐소드 전극(321)과, 애노드 전극(318) 및 캐소드 전극(321) 사이에 형성된 유기 박막층(320)으로 이루어진다. 유기 박막층(320)은 정공 수송층, 유기발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다.
박막 트랜지스터는 도 2, 도 5, 도 7 또는 도 8b와 같은 구조를 가지며, 각각 도 3a 내지 도 3e, 도 6a 내지 도 6e 및 도 9a 내지 도 9f를 참조하여 설명한 본 발명의 공정에 따라 제조될 수 있다. 예를 들어, 기판(210) 상에 형성된 반도체층(312), 게이트 절연막(313)에 의해 반도체층(312)과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(314), 개구부를 통해 노출된 반도체층(312)에 형성된 LDD 영역(312a), 게이트 전극(314) 양측의 반도체층(312)에 각각 형성된 소스 및 드레인 영역(312b)을 포함한다.
박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 12를 통해 보다 상세히 설명하면 다음과 같다.
화소 영역(220) 및 비화소 영역(230)의 기판(210) 상에 버퍼층(311)이 형성되고, 화소 영역(220)의 버퍼층(311) 상에 활성층을 제공하는 반도체층(312)이 형성된다. 게이트 전극(314)의 개구부를 통해 노출된 부분의 반도체층(312)에는 LDD 영역(312a)이 형성되고, 게이트 전극(314) 양측부의 반도체층(312)에는 소스 및 드레인 영역(312b)이 형성된다.
반도체층(312)을 포함하는 화소 영역(220)의 전체 상부면에 게이트 절연막(313)이 형성되고, 반도체층(312) 상부의 게이트 절연막(313) 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극(314)이 형성된다. 이 때 화소 영역(220)에는 게이트 전극(314)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성된다.
게이트 전극(314)을 포함하는 화소 영역(220)의 전체 상부면에 층간 절연막(315)이 형성된다. 그리고 층간 절연막(315)과 게이트 절연막(313)에는 반도체층(312)의 소스 및 드레인 영역(312b)이 노출되도록 콘택홀이 형성되고, 콘택홀을 통해 소스 및 드레인 영역(312b)과 연결되도록 소스 및 드레인 전극(316)이 형성된다. 이 때 화소 영역(220)에는 소스 및 드레인 전극(316)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성된다.
화소 영역(220)의 전체 상부면에 표면을 평탄화시키기 위한 평탄화층(317)이 형성된다. 그리고 평탄화층(317)에 소스 또는 드레인 전극(316)의 소정 부분이 노출되도록 비아홀이 형성되고, 비아홀을 통해 소스 또는 드레인 전극(316)과 연결되는 애노드 전극(318)이 형성된다.
애노드 전극(318)의 일부 영역이 노출되도록 평탄화층(317) 상에 화소 정의막(319)이 형성되며, 노출된 애노드 전극(318) 상에 유기 박막층(320)이 형성되고, 유기 박막층(320)을 포함하는 화소 정의막(319) 상에 캐소드 전극(321)이 형성된다.
상기와 같이 유기전계발광 소자(300)가 형성된 기판(210) 상부에는 도 13과 같이 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.
도 10 및 도 11과 같이 구성된 본 발명에 따른 평판 표시 장치의 표시 패 널(100 및 200)은 도 14에 도시된 바와 같이 휴대 전화기, 개인용 휴대 단말기, 휴대용 컴퓨터 등과 같은 휴대용 장치(500)에 적용이 가능하다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명은 빗살 구조의 게이트 전극을 이용한 자기 정렬 방법으로 LDD 영역을 노출시키고, 경사이온주입 공정으로 일부 영역에 고농도 불순물을 주입한 후 고농도 불순물을 수평(측면) 확산시켜 저농도 불순물로 이루어진 LDD 영역이 형성되도록 한다. 따라서 별도의 마스크 및 사진 공정을 이용하지 않고 LDD 영역과 소스 및 드레인 영역을 형성함으로써 제조 비용이 절감될 수 있다. 또한, 본 발명은 사진 공정을 이용하지 않고 게이트 전극을 이용한 자기 정렬 방법으로 LDD 영역을 형성하기 때문에 고집적 소자에서도 LDD 영역의 크기를 정밀하게 제어할 수 있다.
Claims (33)
- 기판 상에 형성된 반도체층,게이트 절연막에 의해 상기 반도체층과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극,상기 개구부를 통해 노출되는 상기 반도체층에 형성된 제 1 불순물 영역,상기 게이트 전극 양측의 상기 반도체층에 각각 형성된 제 2 불순물 영역을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 기판과 상기 반도체층 사이에 형성된 버퍼층을 더 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 개구부가 대칭 구조로 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 개구부가 비대칭 구조로 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 2 불순물 영역의 불순물 농도가 상기 제 1 불순물 영역보다 높은 박막 트랜지스터.
- 기판 상에 반도체층을 형성하는 단계,상기 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계,상기 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계,상기 개구부를 통해 노출되는 반도체층의 일부에 제 1 불순물 영역을 형성하고, 상기 게이트 전극 양측부의 반도체층에 제 2 불순물 영역을 형성하는 단계,상기 제 1 불순물 영역에 주입된 불순물을 확산시키는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서, 상기 개구부가 대칭 구조로 형성된 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서, 상기 개구부가 비대칭 구조로 형성된 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 및 제 2 불순물 영역을 상기 게이트 전극을 자기 정렬 마스크로 이용한 경사이온주입 공정으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 불순물 영역의 불순물을 확산시키기 위해 레이저 열처리를 이용하는 박막 트랜지스터의 제조 방법.
- 기판 상에 반도체층을 형성하는 단계,상기 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계,상기 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계,상기 게이트 전극 양측부의 반도체층에 제 1 불순물 영역을 형성하는 단계,상기 개구부를 통해 노출되는 반도체층에 제 2 불순물 영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서, 상기 개구부가 대칭 구조로 형성된 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서, 상기 개구부가 비대칭 구조로 형성된 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서, 상기 제 1 불순물 영역을 상기 게이트 전극을 자기 정렬 마스크로 이용한 경사이온주입 공정으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서, 상기 제 1 불순물 영역의 불순물 농도가 상기 제 2 불순물 영역보다 높은 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서, 상기 제 2 불순물 영역에 주입된 불순물을 확산시키는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서, 상기 제 1 불순물 영역의 불순물을 확산시키기 위해 레이저 열처리 또는 반응로 열처리를 이용하는 박막 트랜지스터의 제조 방법.
- 기판 상에 반도체층을 형성하는 단계,상기 반도체층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계,상기 반도체층 상부의 게이트 절연막 상에 양측부에 일정 간격으로 개구부가 형성된 게이트 전극을 형성하는 단계,상기 게이트 전극 양측부의 반도체층에 제 1 불순물 영역을 형성하는 단계,상기 개구부가 제거되도록 상기 게이트 전극의 측면을 식각하는 단계,상기 게이트 전극 양측의 상기 반도체층에 제 2 불순물 영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제 18 항에 있어서, 상기 제 1 불순물 영역을 상기 게이트 전극을 자기 정렬 마스크로 이용한 경사이온주입 공정으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 18 항에 있어서, 상기 제 1 불순물 영역의 불순물 농도가 상기 제 2 불순 물 영역보다 높은 박막 트랜지스터의 제조 방법.
- 제 18 항에 있어서, 상기 제 2 불순물 영역을 이온 주입 공정으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 18 항에 있어서, 상기 제 2 불순물 영역이 상기 제 1 불순물 영역에 주입된 불순물의 수평(측면) 확산에 의해 형성되도록 하는 박막 트랜지스터의 제조 방법.
- 제 22 항에 있어서, 상기 제 1 불순물 영역의 불순물을 확산시키기 위해 레이저 열처리 또는 반응로 열처리를 이용하는 박막 트랜지스터의 제조 방법.
- 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판,제 2 전극이 형성된 제 2 기판,상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 반도체층,게이트 절연막에 의해 상기 반도체층과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극,상기 개구부를 통해 노출되는 상기 반도체층에 형성된 제 1 불순물 영역,상기 게이트 전극 양측의 상기 반도체층에 각각 형성된 제 2 불순물 영역을 포함하는 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 24 항에 있어서, 상기 개구부가 대칭 구조로 형성된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 24 항에 있어서, 상기 개구부가 비대칭 구조로 형성된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 24 항에 있어서, 상기 제 2 불순물 영역의 불순물 농도가 상기 제 1 불순물 영역보다 높은 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 24 항의 평판 표시 장치를 포함하는 휴대용 전자 기기.
- 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판,상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 반도체층,게이트 절연막에 의해 상기 반도체층과 절연되며, 양측부에 일정 간격으로 개구부가 형성된 게이트 전극,상기 개구부를 통해 노출되는 상기 반도체층에 형성된 제 1 불순물 영역,상기 게이트 전극 양측의 상기 반도체층에 각각 형성된 제 2 불순물 영역을 포함하는 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 29 항에 있어서, 상기 개구부가 대칭 구조로 형성된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 29 항에 있어서, 상기 개구부가 비대칭 구조로 형성된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 29 항에 있어서, 상기 제 2 불순물 영역의 불순물 농도가 상기 제 1 불순물 영역보다 높은 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 29 항의 평판 표시 장치를 포함하는 휴대용 전자 기기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060121695A KR100769433B1 (ko) | 2006-12-04 | 2006-12-04 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060121695A KR100769433B1 (ko) | 2006-12-04 | 2006-12-04 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100769433B1 true KR100769433B1 (ko) | 2007-10-22 |
Family
ID=38815567
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020060121695A KR100769433B1 (ko) | 2006-12-04 | 2006-12-04 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100769433B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105679772A (zh) * | 2016-01-29 | 2016-06-15 | 武汉华星光电技术有限公司 | 低温多晶硅tft基板的制作方法及低温多晶硅tft基板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960019778A (ko) * | 1994-11-30 | 1996-06-17 | 엄길용 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
| KR960019779A (ko) * | 1994-11-30 | 1996-06-17 | 엄길용 | 액정표시장치용 박막트랜지스터 및 그 제조방법 |
| US6858520B2 (en) * | 1994-12-19 | 2005-02-22 | Seiko Instruments Inc. | Method of manufacturing semiconductor device |
-
2006
- 2006-12-04 KR KR1020060121695A patent/KR100769433B1/ko active IP Right Grant
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