KR20100091123A - 표시 장치 - Google Patents

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KR20100091123A
KR20100091123A KR1020100011484A KR20100011484A KR20100091123A KR 20100091123 A KR20100091123 A KR 20100091123A KR 1020100011484 A KR1020100011484 A KR 1020100011484A KR 20100011484 A KR20100011484 A KR 20100011484A KR 20100091123 A KR20100091123 A KR 20100091123A
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가부시키가이샤 히타치 디스프레이즈
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Abstract

오프 전류의 저감과 함께 오프 리크 전류의 저감이 도모되고, 제조 공수의 증대를 초래하지 않는 회로의 집적화가 도모되는 박막 트랜지스터를 구비한 표시 장치를 제공한다. 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서, 상기 박막 트랜지스터는, 게이트 전극과, 상기 게이트 전극에 걸쳐서 형성된 게이트 절연막과, 이 게이트 절연막의 상면에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과, 상기 층간 절연막의 표면에 상기 개구를 사이에 두고 배치된 한 쌍의 고농도 반도체막과, 상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 형성됨과 함께 상기 한 쌍의 고농도 반도체막에 전기적으로 접속된 다결정 반도체층과, 상기 한 쌍의 고농도 반도체막의 각각에 겹쳐지고 상기 다결정 반도체막에 겹쳐지지 않게 형성된 한 쌍의 전극을 구비한 것을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치에 관한 것이다.
표시 장치의 표시부에는 다수의 화소가 매트릭스 형상으로 배치되어 형성되고, 이들 각 화소는 소위 액티브 매트릭스 방식에 의해 구동되는 것이 통상으로 되어 있다.
즉, 행 방향으로 배치되는 복수의 화소로 이루어지는 화소군을 순차적으로 선택하고, 그 선택의 타이밍에 맞추어, 열 방향으로 배치되는 각 화소에 공통으로 접속된 드레인 신호선을 통해 영상 신호를 공급하도록 되어 있다. 이 경우, 화소군의 각각의 선택은, 그 화소군을 구성하는 각 화소에 형성되는 박막 트랜지스를 공통으로 접속된 게이트 신호선을 통해 공급하는 주사 신호에 의해 온 시킴으로써 행하고 있다.
또한, 이러한 표시 장치는, 표시부가 형성된 기판 상에서, 그 표시부의 주변에, 각 드레인 신호선에 영상 신호를 공급하기 위한 드레인 드라이버나, 각 게이트 신호선에 주사 신호를 공급하기 위한 게이트 드라이버가 형성되고, 각각의 드라이버에는, 화소 내에 형성되는 상기 박막 트랜지스터와 병행하여 형성되는 다수의 박막 트랜지스터를 구비하는 것이 널리 알려져 있다.
이 경우의 박막 트랜지스터로서, 소위 보텀 게이트형의 것으로서, 게이트 절연막의 상면에 개구를 구비하는 층간 절연막이 형성되고, 그 개구를 덮도록 하여 폴리실리콘층이 형성된 것이 알려져 있다(하기 특허 문헌1, 2 참조). 이렇게 구성된 박막 트랜지스터는, 그 폴리실리콘층에서 개구의 저면에 형성된 부분이 채널 영역으로서 기능하고, 상기 개구의 측벽면에 형성된 부분이 오프셋 영역으로 되기 때문에, 드레인단에서 전계 완화가 이루어져, 오프 전류를 저감시키는 효과를 발휘하게 된다.
또한, 특허 문헌1에 기재된 박막 트랜지스터의 구성의 상세한 내용은 다음과 같다. 즉, 게이트 전극을 하층에 형성한 게이트 절연막의 상면에 층간 절연막이 형성되고, 이 층간 절연막에는 평면적으로 보아 상기 게이트 전극과 겹치는 영역의 거의 중앙에 개구가 형성되어 있다. 층간 절연막의 상면에는 상기 개구를 사이에 두고 드레인 전극 및 소스 전극이 형성되어 있다. 이 드레인 전극 및 소스 전극의 각각은 고농도 아몰퍼스 실리콘층과 금속층의 순차 적층체에 의해 형성되어 있다. 그리고, 층간 절연막의 상기 개구를 덮도록 하여 폴리실리콘층이 형성되고, 그 변부는 상기 드레인 전극 및 소스 전극의 각각의 일부에 겹쳐져서 형성되어 있다.
또한, 특허 문헌2에 기재된 박막 트랜지스터의 구성의 상세한 내용은 다음과 같다. 즉, 게이트 전극을 하층에 형성한 게이트 절연막의 상면에 층간 절연막이 형성되고, 이 층간 절연막에는 평면적으로 보아 상기 게이트 전극과 겹치는 영역에 개구가 형성되어 있다. 층간 절연막의 상기 개구를 덮음과 함께 상기 층간 절연막의 상면에 드레인 영역 및 소스 영역으로서 형성되는 부분을 갖는 폴리실리콘층이 형성되어 있다. 드레인 영역 및 소스 영역은 상기 반도체층에 고농도 불순물을 이온 주입함으로써 형성되어 있다. 소스 전극은 게이트 절연막과 층간 절연막 사이에 형성되고, 이 소스 전극과 상기 폴리실리콘층의 소스 영역과의 접속은, 층간 절연막에 형성된 컨택트 홀을 통해 이루어져 있다.
특허문헌1:일본특허공개2004-193248호공보 특허문헌2:일본특개평11-186558호공보
그러나, 특허 문헌1에 기재된 박막 트랜지스터는, 그 드레인 전극 및 소스 전극이, 각각 폴리실리콘층과 직접적으로 접촉된 구성으로 되어 있어, 그 접촉부에서 소위 오프 리크 전류가 증대된다고 하는 문제점이 생긴다.
또한, 폴리실리콘층과 고농도 아몰퍼스 실리콘층의 컨택트 면적을 크게 확보하기 위해서, 드레인 전극 및 소스 전극의 형성에서, 그들의 사이드 에칭량을 많게 할 필요가 생긴다. 이 때문에, 드레인 전극 및 소스 전극의 레이아웃 폭을 크게 취해야만 하여, 회로의 집적화의 방해로 되는 문제점이 생긴다.
특허 문헌2에 기재된 박막 트랜지스터는, 고농도의 폴리실리콘층을 형성하는데 있어서 불순물 주입을 필요로 하는 구성으로 되어 있어, 제조 공수의 증대를 초래한다고 하는 문제점이 생긴다.
본 발명은, 오프 전류의 저감과 함께 오프 리크 전류의 저감이 도모되고, 제조 공수의 증대를 초래하지 않고 회로의 집적화가 도모되는 박막 트랜지스터를 구비한 표시 장치를 제공하는 것에 있다.
본 발명의 구성은, 예를 들면, 이하와 같은 것으로 할 수 있다.
(1)본 발명의 표시 장치는, 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
상기 박막 트랜지스터는, 게이트 전극과,
상기 게이트 전극을 덮어 형성된 게이트 절연막과,
이 게이트 절연막의 상면에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과,
상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 고농도 비정질 반도체막과,
상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 형성됨과 함께 상기 한쌍의 고농도 비정질 반도체막에 전기적으로 접속된 다결정 반도체층과,
상기 한 쌍의 고농도 비정질 반도체막의 각각에 겹쳐지고 상기 다결정 반도체막에 겹쳐지지 않게 형성된 한 쌍의 전극
을 구비한 것을 포함하는 것을 특징으로 한다.
(2)본 발명의 표시 장치는, (1)에 있어서, 상기 한 쌍의 고농도 비정질 반도체막의 각각과 상기 다결정 반도체막의 전기적인 접속은, 상기 한 쌍의 고농도 비정질 반도체막의 각각의 일부에 상기 다결정 반도체막이 겹쳐짐으로써 이루어져 있는 것을 특징으로 한다.
(3)본 발명의 표시 장치는, (2)에 있어서, 상기 한 쌍의 고농도 비정질 반도체막은, 상기 다결정 반도체막이 겹쳐져 있는 부분에 있어서 상기 다결정 반도체막이 겹쳐지지 않은 부분보다도 막 두께가 크게 되어 있는 것을 특징으로 한다.
(4)본 발명의 표시 장치는, (1)에 있어서, 상기 한 쌍의 고농도 비정질 반도체막의 각각과 상기 다결정 반도체막의 전기적인 접속은, 상기 한 쌍의 고농도 비정질 반도체막의 각각의 측벽면과 상기 다결정 반도체층의 측벽면이 당접하여 이루어져 있는 것을 특징으로 한다.
(5)본 발명의 표시 장치는, (4)에 있어서, 상기 한 쌍의 고농도 비정질 반도체막의 각각의 막 두께는, 상기 층간 절연막의 상기 개구를 덮어 형성되는 상기 다결정 반도체막의 두께보다도 큰 것을 특징으로 한다.
(6)본 발명의 표시 장치는, (1)에 있어서, 상기 박막 트랜지스터는, 그 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막 및 게이트 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 한다.
(7)본 발명의 표시 장치는, (1)에 있어서, 평면적으로 보아 상기 다결정 반도체층의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 한다.
(8)본 발명의 표시 장치는, 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
상기 박막 트랜지스터는,
게이트 전극과,
상기 게이트 전극 상에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과,
상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 순차적으로 적층되어 형성된 섬 형상의 게이트 절연막과 다결정 반도체층과,
상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 전극을 구비하고,
상기 한 쌍의 전극의 각각은, 고농도 비정질 반도체막 및 금속막의 순차 적층체로 구성됨과 함께, 그 일부가 상기 다결정 반도체층에 겹쳐져 형성되어 있는 것을 포함하는 것을 특징으로 한다.
(9)본 발명의 표시 장치는, (8)에 있어서, 상기 박막 트랜지스터는, 그 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 한다.
(10)본 발명의 표시 장치는, (8)에 있어서, 평면적으로 보아 상기 게이트 절연막과 다결정 반도체층의 순차 적층체의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 한다.
(11)본 발명의 표시 장치는, 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
상기 박막 트랜지스터는,
게이트 전극과,
상기 게이트 전극 상에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과,
상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 순차적으로 적층되어 형성된 섬 형상의 게이트 절연막, 다결정 반도체층 및 비정질 반도체층과,
상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 전극을 구비하고,
상기 한 쌍의 전극의 각각은, 고농도 비정질 반도체막 및 금속막의 순차 적층체로 구성됨과 함께, 그 일부가 상기 비정질 반도체층에 겹쳐져서 형성되어 있는 것을 포함하는 것을 특징으로 한다.
(12)본 발명의 표시 장치는, (11)에 있어서, 상기 박막 트랜지스터는, 그 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 한다.
(13)본 발명의 표시 장치는, (11)에 있어서, 평면적으로 보아 상기 게이트 절연막, 다결정 반도체층 및 비정질 반도체층의 순차 적층체의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 한다.
(14)본 발명의 표시 장치는, 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
상기 박막 트랜지스터는,
게이트 전극과,
상기 게이트 전극 상에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과,
상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 순차적으로 적층되어 형성된 섬 형상의 게이트 절연막, 다결정 반도체층 및 무기 절연막과,
상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 전극을 구비하고,
평면적으로 보아 상기 게이트 절연막과 다결정 반도체층은 상기 무기 절연막으로부터 비어져 나오도록 형성되고,
상기 한쌍의 전극의 각각은, 고농도 비정질 반도체막 및 금속막의 순차 적층체로 구성됨과 함께, 이들의 대향하는 단부가, 상기 다결정 반도체층에 겹쳐짐과 함께, 상기 무기 절연막에도 겹쳐져 형성되어 있는 것을 포함하는 것을 특징으로 한다.
(15)본 발명의 표시 장치는, (14)에 있어서, 상기 박막 트랜지스터는, 그 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 한다.
(16)본 발명의 표시 장치는, (14)에 있어서, 평면적으로 보아 상기 게이트 절연막, 다결정 반도체층 및 무기 절연막의 순차 적층체의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 한다.
(17)본 발명의 표시 장치는, 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
상기 박막 트랜지스터는,
게이트 전극과,
상기 게이트 전극 상에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과, 상기 층간 절연막을 덮어 형성된 게이트 절연막과,
상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 순차적으로 적층되어 형성된 섬 형상의 반도체층과 고농도 반도체층과,
상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 전극을 구비하고,
상기 한 쌍의 전극의 각각은, 그 일부가 상기 고농도 반도체층에 겹쳐져 형성되어 있는 것을 포함하는 것을 특징으로 한다.
(18)본 발명의 표시 장치는, (17)에 있어서, 상기 박막 트랜지스터는, 상기 게이트 전극의 형성 영역 내에서 상기 게이트 절연막이 섬 형상으로 가공되어 있고, 상기 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 한다.
(19)본 발명의 표시 장치는, (17)에 있어서, 평면적으로 보아 상기 반도체층의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 한다.
(20)본 발명의 표시 장치는, (17)에 있어서, 상기 한 쌍의 전극 중 적어도 한쪽이, 상기 개구의 내측에도 형성되어 있고, 상기 층간 절연막의 상면에서, 상기 섬 형상의 반도체층의 측면부와 상기 한 쌍의 전극이 접촉하고 있는 것을 특징으로 한다.
또한, 상기한 구성은 어디까지나 일례이며, 본 발명은, 기술 사상을 일탈하지 않는 범위 내에서 적절히 변경이 가능하다. 또한, 상기한 구성 이외의 본 발명의 구성의 예는, 본원 명세서 전체의 기재 또는 도면으로부터 명백해진다.
상술한 표시 장치에 따르면, 오프 전류의 저감과 함께 오프 리크 전류의 저감이 도모되고, 제조 공수의 증대를 초래하지 않고 회로의 집적화가 도모되는 박막 트랜지스터를 구비한 것을 얻을 수 있다.
본 발명의 그 밖의 효과에 대해서는, 명세서 전체의 기재로부터 분명해진다.
도 1의 a는 본 발명의 표시 장치의 실시예 1을 나타내는 주요부 구성도로서, 박막 트랜지스터를 도시하고 있는 도면.
도 1의 b는 본 발명의 표시 장치의 실시예 1을 나타내는 주요부 구성도로서, 박막 트랜지스터를 도시하고 있는 도면.
도 2는 본 발명의 표시 장치의 실시예 1을 나타내는 표시부의 등가 회로도.
도 3은 본 발명의 표시 장치의 실시예 1을 나타내는 화소의 평면도.
도 4는 본 발명의 표시 장치의 실시예 1을 나타내는 부트스트랩 회로의 평면도.
도 5a는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 6, 도 7과 함께 일련의 공정을 도시하고 있는 도면.
도 5b는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 6, 도 7과 함께 일련의 공정을 도시하고 있는 도면.
도 5c는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 6, 도 7과 함께 일련의 공정을 도시하고 있는 도면.
도 6a는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 5, 도 7과 함께 일련의 공정을 도시하고 있는 도면.
도 6b는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 5, 도 7과 함께 일련의 공정을 도시하고 있는 도면.
도 6c는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 5, 도 7과 함께 일련의 공정을 도시하고 있는 도면.
도 7a는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 5, 도 6와 함께 일련의 공정을 도시하고 있는 도면.
도 7b는 본 발명의 표시 장치의 제조 방법의 실시예 1을 나타내는 공정도로서, 도 5, 도 6와 함께 일련의 공정을 도시하고 있는 도면.
도 8은 본 발명의 표시 장치의 실시예 2를 나타내는 주요부 구성도로서, 박막 트랜지스터를 도시하고 있는 도면.
도 9a는 본 발명의 표시 장치의 제조 방법의 실시예 2를 나타내는 공정도.
도 9b는 본 발명의 표시 장치의 제조 방법의 실시예 2를 나타내는 공정도.
도 9c는 본 발명의 표시 장치의 제조 방법의 실시예 2를 나타내는 공정도.
도 9d는 본 발명의 표시 장치의 제조 방법의 실시예 2를 나타내는 공정도.
도 10은 본 발명의 표시 장치의 실시예 3을 나타내는 주요부 구성도로서, 박막 트랜지스터를 도시하고 있는 도면.
도 11은 본 발명의 표시 장치의 실시예 3을 나타내는 화소의 평면도.
도 12는 본 발명의 표시 장치의 실시예 3을 나타내는 부트스트랩 회로의 평면도.
도 13a는 본 발명의 표시 장치의 제조 방법의 실시예 3을 나타내는 공정도.
도 13b는 본 발명의 표시 장치의 제조 방법의 실시예 3을 나타내는 공정도.
도 13c는 본 발명의 표시 장치의 제조 방법의 실시예 3을 나타내는 공정도.
도 13d는 본 발명의 표시 장치의 제조 방법의 실시예 3을 나타내는 공정도.
도 14는 본 발명의 표시 장치의 실시예 4를 나타내는 주요부 구성도로서, 박막 트랜지스터를 도시하고 있는 도면.
도 15는 본 발명의 표시 장치의 실시예 5를 나타내는 주요부 구성도로서, 박막 트랜지스터를 도시하고 있는 도면.
도 16은 본 발명이 적용된 액정 표시 패널이 구비된 액정 표시 장치의 일 실시예를 나타내는 분해 사시도.
도 17은 액정 표시 패널을, 박막 트랜지스터가 형성되어 있는 개소에서 단면을 취한 도면.
도 18은 유기 EL 표시 장치의 표시 영역에서의 등가 회로를 도시한 도면.
도 19는 유기 EL 표시 장치의 기판 상에 형성된 화소의 일 실시예의 구성을 도시하는 평면도.
도 20은 유기 EL 표시 장치의 기판 상에 형성된 화소의 다른 실시예의 구성을 도시하는 평면도.
도 21은 본 발명이 적용된 유기 EL 표시 패널이 구비되는 유기 EL 표시 장치의 일 실시예를 나타내는 분해 사시도.
도 22는 유기 EL 표시 패널을, 박막 트랜지스터가 형성되어 있는 개소에서 단면을 취한 도면.
도 23은 본 발명의 표시 장치의 실시예 8을 나타내는 화소의 평면도.
도 24는 본 발명의 표시 장치의 실시예 8을 나타내는 부트스트랩 회로의 평면도.
도 25의 a는 본 발명의 표시 장치의 실시예 8의 박막 트랜지스터의 단면을 도시하는 도면.
도 25의 b는 본 발명의 표시 장치의 실시예 8의 박막 트랜지스터의 단면을 도시하는 도면.
도 25의 c는 본 발명의 표시 장치의 실시예 8의 박막 트랜지스터의 단면을 도시하는 도면.
도 26a는 본 발명의 표시 장치의 실시예 8의 제조 방법을 도시하는 행정도.
도 26b는 본 발명의 표시 장치의 실시예 8의 제조 방법을 도시하는 행정도.
도 26c는 본 발명의 표시 장치의 실시예 8의 제조 방법을 도시하는 행정도.
도 26d는 본 발명의 표시 장치의 실시예 8의 제조 방법을 도시하는 행정도.
도 27의 a는 본 발명의 표시 장치의 실시예 9의 박막 트랜지스터의 단면을 도시하는 도면.
도 27의 b는 본 발명의 표시 장치의 실시예 9의 박막 트랜지스터의 단면을 도시하는 도면.
도 27의 c는 본 발명의 표시 장치의 실시예 9의 박막 트랜지스터의 단면을 도시하는 도면.
도 28a는 본 발명의 표시 장치의 실시예 9의 제조 방법을 도시하는 행정도.
도 28b는 본 발명의 표시 장치의 실시예 9의 제조 방법을 도시하는 행정도.
도 28c는 본 발명의 표시 장치의 실시예 9의 제조 방법을 도시하는 행정도.
도 28d는 본 발명의 표시 장치의 실시예 9의 제조 방법을 도시하는 행정도.
도 29의 a는 본 발명의 표시 장치의 실시예 10의 박막 트랜지스터의 단면을 도시하는 도면.
도 29의 b는 본 발명의 표시 장치의 실시예 10의 박막 트랜지스터의 단면을 도시하는 도면.
도 29의 c는 본 발명의 표시 장치의 실시예 10의 박막 트랜지스터의 단면을 도시하는 도면.
본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 각 도면 및 각 실시예에서, 동일 또는 유사한 구성 요소에는 동일한 부호를 붙이고 설명을 생략한다.
<실시예 1>
본 발명의 표시 장치의 실시예 1에서의 액정 표시 장치를 예로 들어 설명한다.
(등가 회로)
도 2는, 본 발명에 따른 액정 표시 장치의 등가 회로를 도시한 도면이다. 도 2는, 액정을 협지하여 대향 배치되는 한 쌍의 기판 중의 한쪽의 기판의 액정측의 면에 형성되는 회로를 도시하고 있다. 도 2는 등가 회로지만, 실제의 액정 표시 장치의 회로와 기하학적으로 거의 동일하게 되어 있다.
도 2에서, 도면 중 x방향으로 연장되고 y방향으로 병설되는 게이트 신호선(GL)과, 도면 중 y방향으로 연장되고 x방향으로 병설되는 드레인 신호선(GL)이 있다. 게이트 신호선(GL)의 각각의 예를 들면 도면 중 좌단은 게이트 드라이버(GDR)에 접속되고, 각 게이트 신호선(GL)에는 그 게이트 드라이버(GDR)에 의해 주사 신호가 공급되도록 되어 있다. 드레인 신호선(DL)의 각각의 예를 들면 도면 중 상단은 드레인 드라이버(DDR)에 접속되고, 각 드레인 신호선(DL)에는 그 드레인 드라이버(DDR)에 의해 영상 신호가 공급되도록 되어 있다.
인접하는 한 쌍의 게이트 신호선(GL)과 인접하는 한 쌍의 드레인 신호선(DL)에 의해 둘러싸여지는 영역은 화소 영역(도면 중 점선틀 A 내의 영역)으로 되고, 이 영역은, 게이트 신호선(GL)으로부터의 주사 신호에 의해 온으로 되는 박막 트랜지스터(TFT)(도면 중 부호 TFTp로 나타냄)와, 온으로 된 박막 트랜지스터(TFTp)를 통해 드레인 신호선(DL)로부터의 영상 신호가 공급되는 화소 전극(PX)과, 이 화소 전극(PX)과 커먼 신호선(CL) 사이에 형성되는 용량(C)을 구비하여 형성되어 있다. 커먼 신호선(CL)은 인접하는 게이트 신호선(GL) 사이에 그 게이트 신호선(GL)과 평행하게 형성되어 있다. 용량(C)은 화소 전극(PX)에 공급된 영상 신호를 비교적 길게 축적시키기 위해서 설치되어 있다. 화소 전극(PX)은, 액정(LC)을 개재하여 대향 배치되는 다른 쪽의 기판측에 형성된 대향 전극(도시하지 않음)과의 사이에 전계를 발생시키도록 되어 있고, 이 전계에 의해 그 화소의 영역의 액정(LC)의 분자를 거동시키도록 되어 있다. 이러한 화소를 구비하는 액정 표시 장치는, 예를 들면 종전계 방식이라고 불리는 것이지만, 본 발명은, 예를 들면 횡전계 방식이라고 불리는 것에도 적용할 수 있다.
또한, 여기서, 게이트 드라이버(GDR)는, 예를 들면 부트스트랩 회로에 의해 형성되고, 이 부트스트랩 회로는 복수의 박막 트랜지스터(TFT)(도면 중 부호 TFTc로 나타냄)에 의해 형성되어 있다. 이 박막 트랜지스터(TFTc)는, 각 화소 내에 형성되는 박막 트랜지스터(TFTp)와 동일한 기판 상에 형성되고, 그 박막 트랜지스터(TFTp)의 형성 시에, 그 박막 트랜지스터(TFTp)와 병행하여 형성되도록 되어 있다.
(화소의 구성)
도 3은, 상기 화소의 영역(도 2의 점선틀 A 내의 영역)에서의 구성을 도시한 평면도이다. 또한, 도 3의 IA-IA선에서의 단면도를 도 1의 a에 나타내고 있다.
도 3에서, 우선 기판(SUB1)(도 1의 a 참조)이 있고, 이 기판(SUB1)의 표면에는 게이트 신호선(GL)이 형성되고, 이 게이트 신호선(GL)은 그 일부에 돌기부로 이루어지는 게이트 전극(GT)이 일체화되어 형성되어 있다. 또한, 기판(SUB1)의 표면에는 게이트 신호선(GL)에 근접하고, 그 게이트 신호선과 평행하게 커먼 신호선(CL)이 형성되어 있다.
기판(SUB1)의 상면에는, 게이트 신호선(GL)(게이트 전극(GT)), 커먼 신호선(CL)을 덮어 절연막(GI)(도 1의 a 참조)이 형성되어 있다. 이 절연막(GI)은 박막 트랜지스터(TFTp)의 형성 영역에서 게이트 절연막으로서 기능하도록 되어 있다.
절연막(GI)의 상면에는 층간 절연막(IN)(도 1의 a 참조)이 형성되어 있다. 이 층간 절연막(IN)은 상기 게이트선(GL)과 후술하는 드레인선(DL)의 교차부에서 절연을 도모하는 기능을 갖는다. 또한, 이 층간 절연막(IN)은, 평면적으로 보아 상기 게이트 전극(GT)의 형성 영역 내에, 절연막(GI)의 표면을 노출시키는 개구(OP)가 형성되어 있다. 이 개구(OP)는, 그 측벽면에 테이퍼가 형성된 형상으로 되어 있다.
층간 절연막(IN)의 상면(개구(OP)의 측벽면을 제외한 상면)에는 상기 개구(OP)를 사이에 두고 배치된 한 쌍의 고농도 비정질 반도체막(HAS)이 형성되어 있다. 이들 고농도 비정질 반도체층(HAS)은 아몰퍼스 실리콘 등에 예를 들면 n형의 불순물이 고농도로 도프된 것으로 되어 있다. 이들 고농도 비정질 반도체막(HAS)은, 각각 후술하는 드레인 전극(DT) 및 소스 전극(ST)이 형성되는 측에 배치되도록 형성된다. 또한, 드레인 전극(DT) 및 소스 전극(ST)은 바이어스의 인가 상태에 따라 교체되는 것이지만, 이 명세서에서는, 편의상 도면 중 좌측에 도시되는 전극을 드레인 전극, 우측에 도시되는 전극을 소스 전극으로 하여 설명한다. 상기 고농도 비정질 반도체막(HAS)은, 드레인 전극(DT) 및 소스 전극(ST)의 각각과 후술하는 다결정 반도체막(PS)의 접속 시의 컨택트층으로서 기능하도록 되어 있다.
층간 절연막(IN) 상에는, 상기 개구(OP)에 걸쳐서, 예를 들면 상기 개구(OP)를 덮어 예를 들면 폴리실리콘으로 이루어지는 섬 형상의 다결정 반도체막(PS)이 형성되고, 이 다결정 반도체막(PS)은, 그 변부에서 상기 한 쌍의 고농도 비정질 반도체막(HAS)의 각각의 일부에 겹쳐져서 형성됨으로써, 상기 한 쌍의 고농도 비정질 반도체막(HAS)의 각각에 전기적으로 접속되도록 되어 있다. 이와 같이 형성된 다결정 반도체층(PS)은 박막 트랜지스터(TFTp)의 반도체층으로서 기능하도록 되어 있다. 이 경우, 다결정 반도체층(PS)은, 층간 절연막(IN)의 개구(OP)의 측벽면에 형성된 부분이 오프셋 영역(OFS)으로서 형성되어, 드레인단에서 전계 완화를 도모할 수 있어, 오프 전류를 저감시키는 효과를 발휘한다. 또한, 상기 다결정 반도체막(PS)은, 평면적으로 보아 상기 게이트 전극(GT)의 형성 영역 내에서 비어져 나오지 않게 형성되도록 되어 있다. 이와 같이 한 것은, 기판(SUB1)의 배면에 배치된 백라이트로부터의 광을 상기 게이트 전극(GT)에 의해 차광시켜, 광의 조사에 의해 다결정 반도체막(PS)에 발생하게 되는 리크 전류를 회피시키도록 하기 위해서이다.
그리고, 층간 절연막(IN)의 상면에는, 드레인선(DL)에 접속된 드레인 전극(DT), 이 드레인 전극(DT)과 상기 다결정 반도체막(PS)을 사이에 두고 대향 배치된 소스 전극(ST)이 형성되어 있다. 드레인 전극(DT) 및 소스 전극(ST)은, 각각 상기 한 쌍의 고농도 비정질 반도체막(HAS)의 각각에 겹쳐지고 상기 다결정 반도체막(PS)에 겹쳐지지 않게 형성되어 있다. 이 때문에, 드레인 전극(DT) 및 소스 전극(ST)의 다결정 반도체막(PS)과의 직접적인 접촉부에서 발생하는 오프 리크 전류의 증대를 회피할 수 있는 구성으로 되어 있다.
도 3에 도시한 바와 같이, 소스 전극(ST)은 커먼 신호선(CL)과 중첩하도록 연장되고, 그 단부는 후술하는 화소 전극(PX)과 전기적으로 접속되도록 되어 있다. 소스 전극(ST)과 커먼 신호선(CL)의 중첩부에는 용량(C)이 형성되도록 되어 있다.
기판(SUB1)의 상면에는, 드레인 신호선(DL), 드레인 전극(DT), 소스 전극(ST)도 덮어 보호막(도시하지 않음)이 형성되고, 이 보호막의 상면에는 ITO(Indium Tin Oxide) 등의 투명 도전막으로 이루어지는 화소 전극(PX)이 형성되어 있다. 화소 전극(PX)은 보호막에 미리 형성된 컨택트 홀(CH1)을 통해 박막 트랜지스터(TFTp)의 소스 전극(ST)과 접속되어 있다.
이와 같이 구성된 박막 트랜지스터(TFTp)는, 층간 절연막(IN)에 형성한 개구(OP)를 덮도록 하여 형성된 다결정 반도체막(PS) 중, 상기 개구(OP)의 측벽면에 형성된 부분에서 오프셋 영역으로 되기 때문에, 드레인단에서의 전계의 완화를 행할 수 있어, 오프 전류를 저감할 수 있게 된다.
또한, 이와 같이 구성된 박막 트랜지스터(TFTp)에서, 다결정 반도체막(PS)과 드레인 전극(DT)의 접속, 및 다결정 반도체막(PS)과 소스 전극(ST)의 접속은, 각각 고농도 비정질 반도체막(HAS)을 개재하여 이루어져, 다결정 반도체막(PS)과 드레인 전극(DT) 및 소스 전극(ST)의 직접적인 접촉을 회피하고 있기 때문에, 오프 리크 전류를 저감시킬 수 있어, 액정 표시 장치의 고콘트라스트화를 실현할 수 있게 된다.
또한, 이와 같이 구성된 박막 트랜지스터(TFTp)는, 게이트 전극(GT)과 드레인 전극(DT) 사이, 게이트 전극(GT)과 소스 전극(ST) 사이에, 비교적 막 두께가 큰 층간 절연막이 형성되어 있기 때문에, 게이트선(GL)과 드레인선(DL)의 교차부에서의 기생 용량을 저감할 수 있게 된다.
또한, 이와 같이 구성된 박막 트랜지스터(TFT)는, 다결정 반도체막(PS)의 평면적으로 본 면적을 작게 구성할 수 있어, 게이트 전극(GT)의 영역 내에 용이하게 배치시킬 수 있다. 이 때문에, 기판(SUB1)을 통해 조사되는 백라이트로부터의 광을 상기 게이트 전극(GT)에 의해 차광할 수 있어, 다결정 반도체막(PS)에 조사되는 것을 회피할 수 있다. 따라서, 광 리크 전류의 저감을 도모할 수 있다.
(게이트 드라이버(GDR)의 일부 구성)
도 4는, 상기 게이트 드라이버(GDR)의 일부를 구성하는 부트스트랩 회로의 평면도이다. 도 4는, 도 2에 도시한 부트스트랩 회로(등가 회로)와 기하학적으로 대응하여 도시되어 있다. 도 4의 IA-IA선에서의 단면도를 도 1의 a에, 도 4의 IB-IB선에서의 단면도를 도 1의 b에 도시하고 있다.
도 4에서, 박막 트랜지스터(TFTc)는 3개 형성되어 있다(각각 도면 중 부호 TFTc(1), TFTc(2), TFTc(3)으로 나타내고 있음). 이들 박막 트랜지스터(TFTc(1), TFTc(2), TFTc(3))는, 화소 내의 상기 박막 트랜지스터(TFTp)의 형성 시에, 상기 박막 트랜지스터(TFTp)와 병행하여 형성되도록 되어 있다. 이 때문에, 박막 트랜지스터(TFTc(1), TFTc(2), TFTc(3))는, 모두 도 1의 a에 도시한 바와 같이, 보텀 게이트형으로서 구성되고, 그 다결정 반도체층(PS)은, 미리 형성되어 있는 절연막(GI)에 형성된 개구(OP)를 덮도록 형성되고, 드레인 전극(DT) 및 소스 전극(ST)의 각각과 고농도 비정질 반도체막(HAS)을 개재하여 접속되도록 되어 있다.
여기서, 박막 트랜지스터(TFTc(1))는, 다이오드의 기능을 갖도록 구성되고, 그 드레인 전극(DT)이 게이트 전극(GT)과 전기적 접속이 이루어지도록 되어 있다. 도 1의 b에 도시한 바와 같이, 층간 절연막(IN) 및 그 하층의 절연막(GI)에 컨택트 홀(CH2)이 형성되고, 이 컨택트 홀(CH2)로부터는 게이트 전극(GT')(박막 트랜지스터(TFTc)의 게이트 전극(GT)를 연장시켜서 형성한 부분의 전극)의 일부가 노출되도록 되어 있다. 그리고, 드레인 전극(DT)이 상기 컨택트 홀(CH2)을 덮도록 하여 형성됨으로써, 게이트 전극(GT')과 전기적 접속이 이루어지도록 되어 있다.
또한, 게이트 드라이버(GDR)에 형성되는 박막 트랜지스터(TFTc)는, 각각 다결정 반도체층(PS)이 평면적으로 보아 게이트 전극(GT)으로부터 비어져 나오지 않게 형성된 구성으로 되어 있다. 기판(SUB1)의 배면에 배치된 백라이트로부터의 광을 게이트 전극(GT)에 의해 차광시켜, 광의 조사에 의해 다결정 반도체층(PS)에 발생하게 되는 리크 전류를 회피시키도록 하기 위해서이다.
또한, 상술한 박막 트랜지스터(TFTc)는, 게이트 드라이버(GDR) 내에 형성되는 박막 트랜지스터에 대해서 설명한 것이다. 그러나, 이와 같은 박막 트랜지스터의 구성은 드레인 드라이버(DDR) 내에 형성되는 박막 트랜지스터에도 적용할 수 있다. 요컨대, 표시부의 주변에 형성되는 회로(주변 회로)를 구성하는 박막 트랜지스터에 적용할 수 있다.
이와 같이 형성된 박막 트랜지스터(TFTc(1))는, 그 게이트 전극(GT')과 드레인 전극(DT)의 접속부에서, 다른 도전층을 개재시키지 않고 직접적으로 접속된 구성으로 되어 있기 때문에, 컨택트 홀(CH2)의 직경을 작게 구성할 수 있어, 그 박막 트랜지스터(TFTc(1))의 집적화의 향상이 도모되게 된다.
(제조 방법)
도 5 내지 도 7은, 본 발명의 표시 장치에 구비되는 박막 트랜지스터의 제조 방법을 도시하는 공정도로서, 도 1의 a, 도 1의 b에 대응한 도면으로 되어 있다. 이하, 행정순으로 설명한다.
행정 1.(도 5a)
예를 들면 글래스로 이루어지는 기판(SUB1)을 준비하고, 이 기판(SUB1)의 표면에 예를 들면 알루미늄으로 이루어지는 금속막(막 두께 약 150㎚)을 형성하고, 포토리소그래피 기술에 의한 선택 에칭에 의해 게이트 전극(GT, GT')을 형성한다.
행정 2.(도 5b)
기판(SUB1)의 표면에, 게이트 전극(GT, GT')도 덮어, 예를 들면 산화 실리콘막(막 두께 약 100㎚)으로 이루어지는 게이트 절연막(GI), 예를 들면 질화 실리콘막(막 두께 약 500㎚)으로 이루어지는 층간 절연막(IN), 예를 들면 고농도 아몰퍼스 실리콘막(100㎚)으로 이루어지는 고농도 비정질 반도체막(HAS)을 순차적으로 형성한다. 게이트 절연막(GI), 층간 절연막(IN) 및 고농도 비정질 반도체막(HAS)은, 예를 들면 CVD(Chemical Vapor Deposition)법을 이용해서 연속 성막한다.
행정 3.(도 5c)
고농도 비정질 반도체층(HAS)의 상면에 포토레지스트막을 형성하고, 소위 하프톤 노광에 의한 포토리소그래피 기술을 이용하여, 2종의 막 두께를 갖는 포토마스크(PMK1)를 형성한다. 이 포토마스크(PMK1)는, 평면적으로 보아 박막 트랜지스터(TFT)의 채널 영역에 상당하는 개소, 및 박막 트랜지스터(TFT)의 게이트 전극(GT)과 드레인 전극(DT)이 접속하는 개소에서 개구가 형성되고, 박막 트랜지스터(TFT)의 채널 영역에 상당하는 개소의 주위에서 막 두께가 두껍게, 그 이외의 부분에서 막 두께가 얇게 형성되도록 되어 있다.
행정 4.(도 6a)
포토마스크(PMK1)로부터 노출된 고농도 비정질 반도체막(HAS)을 드라이 에칭에 의해 제거한다. 다음으로, 고농도 비정질 반도체막(HAS)으로부터 노출된 층간 절연막(IN)을 웨트 에칭에 의해 제거한다. 층간 절연막(IN)의 상기 웨트 에칭에 의해 형성되는 개구는 그 측벽면에서 테이퍼를 갖도록 하여 형성된다. 이 웨트 에칭에서, 그 층간 절연막(IN)의 하층의 게이트 절연막(GI)은 그다지 제거되지 않도록 되어 있다. 게이트 절연막(GI)을 구성하는 산화 실리콘막과 층간 절연막(IN)을 구성하는 질화 실리콘막은 각각 에칭 레이트가 상이하기 때문이다.
행정 5.(도 6b)
상기 포토마스크(PMK1)를 하프 애싱함으로써, 평면적으로 보아 박막 트랜지스터(TFT)의 채널 영역의 주위의 개소의 포토레지스트막만을 잔존시킨다. 이 잔존된 포토레지스트막(이하, 포토마스크(PMK1')라고 함)은, 상기 행정 3에서 형성한 포토마스크(PMK1) 중, 막 두께가 두껍게 형성된 부분에 상당한다. 다음으로, 포토마스크(PMK1')로부터 노출된 고농도 비정질 반도체막(HAS)을 예를 들면 드라이 에칭법에 의해 제거하고, 포토마스크(PMK1') 아래의 고농도 비정질 반도체막(HAS)을 잔존시킨다.
행정 6.(도 6c)
상기 포토마스크(PMK1')를 제거한 후에, 예를 들면 CVD법에 의해 아몰퍼스 실리콘막(막 두께 약 50㎚)으로 이루어지는 비정질 반도체막을 형성한다. 다음으로, 그 비정질 반도체막을 레이저 어닐링함으로써 결정화시켜, 폴리실리콘막으로 이루어지는 다결정 반도체막(PS)을 형성한다.
그리고, 다결정 반도체막(PS)의 상면에 포토레지스트막을 형성하고, 포토리소그래피 기술에 의해 포토마스크(PMK2)를 형성한다. 이 포토마스크(PMK2)는, 평면적으로 보아 박막 트랜지스터(TFT)의 채널 영역에 상당하는 개소에 형성되고, 그 개소의 양 옆에 형성된 각 고농도 비정질 반도체막(HAS)에 일부 중첩되어 패턴으로 되어 있다.
다음으로, 포토마스크(PMK2)로부터 노출된 다결정 반도체막(PA)을 제거하고, 그 포토마스크(PMK2) 아래의 다결정 반도체막(PA)을 잔존시킨다. 이 경우, 다결정 반도체막(PA) 아래의 고농도 비정질 반도체막(HAS)의 표면도 약간 에칭되게 된다. 이 때문에, 행정 2 시에서 형성하는 고농도 비정질 반도체막(HAS)은 그 막 두께를 약 50㎚ 이상으로 해 두는 것이 바람직하다.
행정 7.(도 7a)
포토마스크(PMK2)를 잔존시킨 상태에서, 박막 트랜지스터(TFT)의 게이트 전극(GT)과 소스 전극(ST)의 접속부에서, 층간 절연막(IN)에 형성된 구멍으로부터 노출된 게이트 절연막(GI)을 드라이 에칭에 의해 제거한다. 이에 의해, 게이트 전극(GT)의 일부를 노출시킨 컨택트 홀(CH2)이 형성된다.
행정 8.(도 7b)
포토마스크(PMK2)를 제거한다. 그리고, 예를 들면 알루미늄으로 이루어지는 금속막을 형성하고, 이 금속막을 포토리소그래피 기술에 의한 선택 에칭을 이용하여, 드레인 전극(DT) 및 소스 전극(ST)을 형성한다. 드레인 전극(DT) 및 소스 전극(ST)은, 각각 평면적으로 보아 박막 트랜지스터(TFT)의 채널 영역측의 끝변에서 고농도 비정질 반도체막(HAS)에 중첩되어 형성됨으로써, 다결정 반도체층(PS)과 전기적으로 접속되도록 되어 있다. 또한, 드레인 전극(DT)은 컨택트 홀(CH2)을 통해 박막 트랜지스터(TFT)의 게이트 전극(GT')과 전기적으로 접속되도록 되어 있다.
이와 같이 구성된 박막 트랜지스터(TFT)의 제조 방법에 의하면, 게이트 전극(GT)과 소스 전극(ST)의 접속부로 되는 컨택트 홀(CH2)의 형성에서, 다결정 반도체막(PS)을 패턴화할 때의 포토마스크를 겸용시키고 있으므로, 포토 행정의 증대를 회피시킬 수 있다.
또한, 이와 같이 구성된 박막 트랜지스터(TFT)의 제조 방법에 의하면, 컨택트 홀(CH2)에서의 게이트 전극(GT) 및 드레인 전극(DT)의 전기적 접속은, 예를 들면 투명 도전막 등의 다른 도전막을 개재시키지 않고 직접적으로 이루어져 있기 때문에 컨택트 홀의 평면적으로 본 면적을 작게 구성할 수 있는 효과를 발휘한다. 이 때문에, 주변 회로의 면적을 작게 할 수 있어, 액정 표시 장치의 소위 협액연화를 달성할 수 있다. 또한, 드레인 전극(DT) 및 소스 전극(ST)의 사이드 에칭량을 크게 할 필요가 없기 때문에, 주변 회로의 면적을 작게 할 수 있어, 액정 표시 장치의 소위 협액연화를 달성할 수 있다.
<실시예 2>
도 8은, 본 발명의 표시 장치에 구비되는 박막 트랜지스터(TFT)의 실시예 2를 나타내는 구성도로서, 도 1에 대응한 도면으로 되어 있다.
도 8에서, 도 1의 경우와 비교하여 상이한 구성은, 컨택트층으로서 기능하는 층이 고농도 다결정 반도체층(HPS)으로 되어 있음과 함께, 다결정 반도체층(PS)과 고농도 다결정 반도체층(HPS)의 전기적 접속은, 다결정 반도체층(PS)의 측벽면과 고농도 다결정 반도체층(HPS)의 측벽면이 서로 당접함으로써 이루어져 있다. 그리고, 이러한 구성에서, 그 제조법에서의 특이성으로부터, 고농도 다결정 반도체막(HPS)의 막 두께는, 층간 절연막(IN)의 개구(OP) 상에 걸쳐서 형성되는 다결정 반도체막(PS)의 두께보다도 크게 구성되어 있다.
도 8에 도시한 박막 트랜지스터(TFT)의 제조 방법의 실시예를 도 9에 도시한다. 이하, 행정순으로 설명한다.
행정 1.(도 9a)
이 행정은, 실시예 1에 나타낸 제조 방법에서 도 6b에까지 이른 행정을 나타내고 있다. 단, 이 실시예 2에서는, 도 6b에서 형성하는 고농도 비정질 반도체막(HAS)은 그 막 두께를 비교적 얇게(막 두께 약 25㎚) 형성하도록 하고 있다. 이 때문에, 이 행정에서 나타내는 도 9a에서는, 고농도 비정질 반도체막(HAS)의 막 두께는 도 6b에 도시하는 고농도 비정질 반도체막(HAS)의 막 두께보다도 얇게 묘화되어 있다.
행정 2.(도 9b)
도 9a에 도시한 포토마스크(PMK1')를 제거한다. 다음으로, 예를 들면 CVD법을 이용해서 아몰퍼스 실리콘막(막 두께 약 50㎚)으로 이루어지는 비정질 반도체막(AS)을 형성한다. 그리고 그 비정질 반도체막(AS)을 예를 들면 레이저 어닐링함으로써 결정화시켜, 폴리실리콘막으로 이루어지는 다결정 반도체막(PS)을 형성한다. 이 경우, 레이저 파워를 강하게 함으로써, 상기 고농도 비정질 반도체막(HAS)에 겹쳐서 형성된 다결정 반도체층(PS)에는 상기 고농도 비정질 반도체막(HAS)으로부터 불순물이 확산되어 고농도 폴리실리콘막으로 이루어지는 고농도 다결정 반도체막(HPA)이 형성되게 된다.
행정 3.(도 9c)
포토리소그래피 기술에 의한 선택 에칭법에 의해, 상술한 바와 같이 형성된 다결정 반도체막(PS) 중, 층간 절연막(IN)의 홈 내에 형성된 다결정 반도체막(PS) 및 이 다결정 반도체막(PS)의 바깥쪽에 형성된 고농도 다결정 반도체층(HPS)을 잔존시키고, 그 고농도 다결정 반도체층(HAS)의 바깥쪽의 다결정 반도체막(PS)을 제거한다.
행정 4.(도 9d)
예를 들면 알루미늄으로 이루어지는 금속막을 형성하고, 이 금속막을 포토리소그래피 기술에 의한 선택 에칭을 함으로써, 드레인 전극(DT) 및 소스 전극(ST)을 형성한다. 드레인 전극(DT) 및 소스 전극(ST)은, 각각 평면적으로 보아 박막 트랜지스터(TFT)의 채널 영역측의 끝변에서 고농도 비정질 반도체막(HAS)에 중첩하여 형성됨으로써, 다결정 반도체막(PS)과 전기적으로 접속되도록 되어 있다. 또한, 드레인 전극(DT)은 컨택트 홀(CH2)을 통해 박막 트랜지스터(TFT)의 게이트 전극(GT)과 전기적으로 접속되도록 되어 있다.
이와 같이 구성된 제조 방법에 따르면, 비정질 반도체막(AS)의 결정화의 상기 행정 2에서, 고농도 비정질 반도체막(HAS)의 막 두께를 두껍게 하지 않고, 채널부의 다결정 반도체막(PS)과 컨택트부의 고농도 비정질 반도체막(HAS)을 형성할 수 있다. 이 때문에, 그 고농도 비정질 반도체막(HAS)의 성막 시에서의 가스 사용량을 저감할 수 있고, CVD의 생산성이 향상되는 효과를 발휘한다.
또한, 이와 같이 구성된 박막 트랜지스터(TFT)의 제조 방법에 따르면, 다결정 반도체막(PS)의 레이아웃 패턴과 드레인 전극(DT) 및 소스 전극(ST)의 레이아웃 패턴을 겹칠 수 있어, 박막 트랜지스터(TFT)의 면적을 작게 할 수 있다. 이 때문에, 화소의 개구율의 향상, 혹은 주변 회로의 면적을 작게 할 수 있는 효과를 발휘한다.
<실시예 3>
도 10은, 본 발명의 표시 장치에 구비되는 박막 트랜지스터(TFT)의 실시예 3에서의 단면도를 나타내며, 도 1과 대응한 도면으로 되어 있다.
이 경우의 화소의 구성은, 도 11에서 도 3과 대응시켜서 나타내고, 부트스트립 회로의 구성은 도 12에서 도 4와 대응시켜서 나타내고 있다.
도 10에서, 도 1과 비교한 경우에 상이한 구성은, 우선 층간 절연막(IN)은 게이트 전극(GT, GT')의 상층에 형성되고, 이 층간 절연막(IN)에는 게이트 전극(GT, GT')의 각각의 일부를 노출시키도록 하여 개구가 형성되어 있다. 그리고, 섬 형상으로 이루어지는 절연막(GI)과 다결정 반도체층(PS)의 순차 적층체가, 상기 층간 절연막(IN)에 형성된 개구 중 게이트 전극(GT)을 노출시키는 측의 개구를 덮도록 형성되어 있다. 이 경우에서도, 상기 다결정 반도체층(PS)은, 상기 개구의 저부에서 채널 영역을 구성하고, 상기 개구의 측벽면에서 오프셋 영역(OFS)을 구성하도록 되어 있다. 또한, 드레인 전극(DT) 및 소스 전극(ST)은, 각각 예를 들면 고농도 아몰퍼스 실리콘으로 이루어지는 고농도 비정질 반도체층(HAS)과 예를 들면 알루미늄으로 이루어지는 금속막(MTL)의 동 패턴으로 이루어지는 순차 적층체로 구성되어 있다. 이로부터, 도 11에 도시하는 박막 트랜지스터(TFTp) 및 도 12에 도시하는 박막 트랜지스터(TFTc)는, 각각 상기 컨택트층인 고농도 비정질 반도체층(HAS)이 드레인 전극(DT) 및 소스 전극(ST)으로부터 비어져 나와 형성되지 않게 묘화되어 있다. 드레인 전극(DT)은, 상기 층간 절연막(IN)의 개구로부터 비어져 나와 형성된 절연막(GI) 및 다결정 반도체층(PS)의 일부에 겹쳐지도록 하여 형성되고, 소스 전극(ST)은, 상기 층간 절연막(IN)의 개구로부터 비어져 나와 형성된 절연막(GI) 및 다결정 반도체층(PS)의 일부에 겹쳐지도록 하여 형성되어 있다. 이에 의해, 드레인 전극(DT)과 다결정 반도체층(PS)의 전기적 접속, 및 소스 전극(ST)과 다결정 반도체층(PS)의 전기적 접속은, 각각 컨택트층으로 되는 고농도 비정질 반도체층(HAS)을 개재하여 이루어지도록 되어 있다.
또한, 상기 층간 절연막(IN)에 형성된 개구 중 게이트 전극(GT')을 노출시키는 측의 개구는 쓰루홀(CH2)로서 구성되고, 이 쓰루홀(CH2)에서 상기 소스 전극(ST)과 상기 게이트 전극(GT')이 전기적으로 접속되어 있다.
(제조 방법)
도 13a 내지 도 13d는, 도 10에 도시한 박막 트랜지스터의 제조 방법의 일 실시예를 나타내는 행정도이다. 이하, 행정순으로 설명한다.
행정 1.(도 13a)
예를 들면, 글래스로 이루어지는 기판(SUB1)을 준비하고, 이 기판(SUB1)의 표면에, 예를 들면 알루미늄으로 이루어지는 금속막(막 두께 약 150㎚)을 형성하고, 포토리소그래피 기술에 의한 선택 에칭에 의해 게이트 전극(GT, GT')을 형성한다.
행정 2.(도 13b)
기판(SUB1)의 표면에, 게이트 전극(GT, GT')을 덮어, 예를 들면 산화 실리콘막(막 두께 약 500㎚)으로 이루어지는 층간 절연막(IN)을 형성한다. 다음으로, 층간 절연막(IN)에, 박막 트랜지스터(TFT)의 채널 영역에 상당하는 부분, 및 박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분에 개구를 형성한다. 후자의 개구는 컨택트 홀(CH2)로 된다.
행정 3.(도 13c)
층간 절연막(IN)의 표면에, 상기 개구에 걸쳐 산화 실리콘막(100㎚)으로 이루어지는 게이트 절연막(GI), 아몰퍼스 실리콘막(100㎚)으로 이루어지는 비정질 반도체막(AS)을, 예를 들면 CVD법을 이용해서 순차적으로 형성한다. 그리고, 비정질 반도체막(AS)을, 예를 들면 레이저 어닐링법에 의해 결정화하여 다결정 반도체막(PS)으로 한다.
그리고, 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 상기 다결정 반도체막(PS) 및 그 하층의 게이트 절연막(GI)을, 박막 트랜지스터 형성 영역에서 잔존시켜 섬 형상으로 가공한다. 이 경우의 에칭은, 예를 들면 드라이 에칭으로 하는 것이 바람직하다. 또한, 섬 형상의 게이트 절연막(GI) 및 다결정 반도체막(PS)의 순차 적층막은, 층간 절연막(IN)에 형성된 개구를 덮음과 함께, 그 변부는 층간 절연막(IN)의 상면에 이르도록 하여 형성된다.
행정 4.(도 13d)
고농도 아몰퍼스 실리콘(막 두께 약 25㎚)으로 이루어지는 고농도 비정질 반도체막(HAS), 예를 들면 알루미늄(막 두께 약 500㎚)으로 이루어지는 금속막(MTL)의 순차 적층막을 형성하고, 이 적층막을 포토리소그래피 기술에 의해 선택 에칭함으로써 드레인 전극(DT) 및 소스 전극(ST)을 형성한다. 이에 의해, 드레인 전극(DT) 및 소스 전극(ST)은, 모두 고농도 비정질 반도체막(HAS)과 금속막(MTL)의 동 패턴으로 이루어지는 순차 적층막으로 구성된다. 드레인 전극(DT) 및 소스 전극(ST)은, 각각 그 일부가 다결정 반도체막(PS)의 층간 절연막(IN)의 상면에 형성된 부분(다결정 반도체막(PS)의 변부)에 겹쳐지도록 하여 층간 절연막(IN) 상에 형성되게 된다. 또한, 소스 전극(ST)은 컨택트 홀(CH2)을 통해 박막 트랜지스터(TFT)의 게이트 전극(GT)과 전기적으로 접속되게 된다.
또한, 드레인 전극(DT) 및 소스 전극(ST)의 에칭에 의한 형성 시에, 다결정 반도체막(PS)의 표면도 약간 에칭되기 때문에, 도 13c에 도시하는 행정에서, 다결정 반도체막(PS)은 막 두께를 비교적 두껍게 형성(100㎚ 이상)해 두는 것이 필요하다.
이와 같이 구성된 제조 방법에 따르면, 층간 절연막(IN)과 게이트 절연막(GI)은 적층되어 형성되게 된다. 이 경우, 층간 절연막(IN)을 게이트 절연막(GI)과 마찬가지의 산화 실리콘막을 이용함으로써, 게이트 전극(GT)과 드레인 전극(DT)의 겹침 부분에서의 기생 용량을 저감시킬 수 있다. 산화 실리콘막은 질화 실리콘막보다도 비유전률이 작기 때문이다.
<실시예 4>
도 14는, 본 발명의 표시 장치에 구비되는 박막 트랜지스터(TFT)의 실시예 4에 있어서의 단면도를 나타내고 있다.
도 14는, 도 10과 대응시켜 그린 도면이다. 도 14에서, 도 10과 비교하여 상이한 구성은, 다결정 반도체막(PS)의 표면에 아몰퍼스 실리콘막으로 이루어지는 비정질 반도체막(AS)이 적층되고, 드레인 전극(DT) 및 소스 전극(ST)은, 그 일부에서 그 비정질 반도체막(AS) 상에 겹쳐져 형성되어 있는 것에 있다.
이와 같이 구성된 박막 트랜지스터(TFT)는, 드레인 전극(DT) 및 소스 전극(ST)의 에칭에 의한 형성 시의, 그 드레인 전극(DT) 및 소스 전극(ST)으로부터 노출되는 반도체층의 표면 에칭을 상기 비정질 반도체막(AS)에서만 발생시켜, 그 하층에서 채널층으로서 기능하는 다결정 반도체층(PS)에의 에칭 데미지를 회피할 수 있는 구성으로 되어 있다.
<실시예 5>
도 15는, 본 발명의 표시 장치에 구비되는 박막 트랜지스터(TFT)의 실시예 5에서의 단면도를 나타내고 있다.
도 15는, 도 10과 대응지어 그린 도면이다. 도 15에서, 도 10과 비교하여 상이한 구성은, 다결정 반도체막(PS)의 표면에 예를 들면 산화 실리콘막(막 두께 약 100㎚)으로 이루어지는 무기 절연막(INR)이 적층되어 있다. 이 무기 절연막(INR)은, 드레인 전극(DT) 및 소스 전극(ST)이 형성되는 영역에서, 그 무기 절연막(INR)으로부터 절연막(GI)과 다결정 반도체층(PS)이 충분히 비어져 나오도록 형성되어 있다. 그리고, 드레인 전극(DT) 및 소스 전극(ST)은, 상기 다결정 반도체층(PS)에 겹쳐짐과 함께, 그 산화 실리콘막에도 겹쳐져 형성되어 있는 것에 있다.
이와 같이 구성된 박막 트랜지스터(TFT)에서, 상기 무기 절연막(INR)은, 드레인 전극(DT) 및 소스 전극(ST)의 에칭에 의한 형성 시의, 그 에칭의 스토퍼로서의 기능을 갖도록 되어 있다. 이 때문에, 그 무기 절연막(INR)의 하층에서 채널층으로서 기능하는 다결정 반도체막(PS)에의 에칭 데미지를 회피할 수 있는 구성으로 되어 있다.
<실시예 6>
도 16은, 본 발명이 적용된 액정 표시 패널(PNL)이 구비되는 액정 표시 장치의 일 실시예를 나타내는 분해 사시도이다. 액정 표시 장치는, 서로 대향 배치되는 액정 표시 패널(PNL) 및 백라이트 유닛(BLU)이, 상부 베젤(UVS) 및 하부 베젤(DVS)에 의해 모듈화되어 구성되어 있다.
도 17은, 액정 표시 패널(PNL)을, 박막 트랜지스터(TFTp)가 형성되어 있는 개소에서 단면을 취한 단면도를 나타내고 있다. 도 17에서, 액정(LC)을 협지하여 기판(SUB1)과 기판(SUB2)이 대향해서 배치되어 있다. 기판(SUB1)의 액정(LC)측의 면에는, 예를 들면 도 1에서 도시한 구성의 박막 트랜지스터(TFTp)가 형성되고, 보호 절연막(PAS) 및 평탄화막(OC1)을 개재하여 투명 전극으로 이루어지는 화소 전극(PX)이 형성되어 있다. 또한, 그 화소 전극(PX)을 덮어 배향막(ORI1)이 배치되어 있다. 또한, 기판(SUB1)의 액정(LC)과 반대측의 면에는 편광판(POL1)이 형성되어 있다. 기판(SUB2)의 액정(LC)측의 면에는, 블랙 매트릭스(차광막)(BM), 컬러 필터(FIL)가 형성되고, 평탄화막(OC2)을 개재하여 대향 전극(CT)이 형성되어 있다. 또한, 그 대향 전극(CT)을 덮어 배향막(ORI2)이 형성되어 있다. 또한, 기판(SUB2)의 액정(LC)과 반대측의 면에는 편광판(POL2)이 형성되어 있다.
또한, 도 17에서는, 박막 트랜지스터(TFTp)는 도 1에 도시한 구성의 것을 나타낸 것이지만, 다른 실시예에 나타낸 박막 트랜지스터(TFTp)이어도 된다.
<실시예 7>
상술한 실시예는, 각각 액정 표시 장치를 예로 들어서 나타낸 것이다. 그러나, 본 발명은 액정 표시 장치에 한하지 않고, 예를 들면 유기 EL 표시 장치에도 적용할 수 있다.
도 18은, 유기 EL 표시 장치의 표시 영역에서의 등가 회로를 도시한 도면이다. 도 18에서, 도면 중 x방향으로 연장되는 게이트 신호선(GL)이 도면 중 y방향으로 병설되어 형성되어 있다. 이들 게이트 신호선(GL)은, 그 일단측에서 게이트 드라이버(GDR)에 접속되고 주사 신호가 순차적으로 공급되도록 되어 있다. 또한, 도면 중 y방향으로 연장되는 전력 공급선(PWL)이 도면 중 x방향으로 병설되어 형성되어 있다. 그리고, 도면 중 y방향으로 연장되는 드레인 신호선(DL)이 도면 중 x방향으로 병설되어 형성되어 있다. 이들 드레인선(DL)은, 그 일단측에서 드레인 드라이버(DDR)에 접속되고 영상 신호가 공급되도록 되어 있다.
도면 중 점선틀 B로 둘러싸이는 영역을 화소의 영역이라 하고, 표시 영역은 매트릭스 형상으로 배치되는 복수의 화소의 집합체로 구성되도록 되어 있다. 화소의 영역에는, 스위칭 소자(110a), 보조 용량(111), 전류 제어 소자(110b), 유기 EL 소자(112)가 형성되어 있다. 게이트 신호선(GL)으로부터의 주사 신호의 공급에 의해 스위칭 소자(110a)가 온으로 되어, 보조 용량(111)에 전하가 축적되고, 그 전하가 전류 제어 소자(110b)에 흐르는 전류를 제어한다. 그리고, 이 전류는 전력 공급선(PWL), 유기 EL 소자(112), 전류 제어 소자(110b)를 통해 흐르고, 이 전류의 값에 대응한 휘도로 유기 EL 소자(112)가 발광하도록 되어 있다.
도 19는, 기판 상에 형성된 상기 화소의 구성을 도시하는 평면도이다. 도 18에 나타낸 스위칭 소자(110a), 전류 제어 소자(110b)는, 각각 박막 트랜지스터에 의해 형성되고, 그 구성은 액정 표시 장치의 화소(도 3 참조)에 형성된 박막 트랜지스터(TFTp)와 마찬가지로 되어 있다.
또한, 도시하지 않았지만, 게이트 드라이버(GDR) 내에 형성되는 박막 트랜지스터에서도, 상술한 각 실시예에서 나타낸 박막 트랜지스터(TFTc)와 마찬가지의 구성으로 되어 있다.
도 19에서, 유기 EL 소자(112)는, 도면 중에 생략하여 나타내고 있지만, 전류 제어 소자(110b)에 접속되는 전극(양극)의 표면에, 유기 EL층, 전극(음극)이 적층되어 구성되어 있다. 이 경우, 상기 각 전극 중 적어도 한쪽은 투명 도전막으로 형성되어 있다. 유기 EL층으로부터의 발광을 상기 투명 도전막을 통해 조사시키기 위한 것이다.
또한, 도 20은, 상기 화소의 구성의 다른 실시예를 도시하는 도면으로, 도 19의 경우와 비교하여 상이한 구성은 박막 트랜지스터(TFT)에 있고, 도 11에 나타낸 박막 트랜지스터(TFT)와 마찬가지의 구성으로 되어 있다.
도 21은, 본 발명이 적용된 유기 EL 표시 패널(PNL')이 구비되는 유기 EL 표시 장치의 일 실시예를 나타낸 분해 사시도이다. 유기 EL 표시 장치는, 유기 EL 표시 패널(PNL')이, 상부 베젤(UVS) 및 하부 베젤(DVS)에 의해 모듈화되어 구성되어 있다. 유기 EL 표시 패널(PNL')은, 유기 EL 소자의 발광에 의해 화상 표시가 가능하므로, 액정 표시 장치와 같이 백라이트를 구비하지 않는 구성으로 되어 있다.
도 22는, 유기 EL 표시 패널을, 박막 트랜지스터(TFT)가 형성되어 있는 개소에서 단면을 취한 단면도를 나타내고 있다. 도 22에서, 기판(SUB)의 주면에는, 예를 들면 도 1에서 도시한 구성의 박막 트랜지스터(TFT)가 형성되고, 보호 절연막(PAS) 및 평탄화막(OC)을 개재하여 각 화소에 공통으로 접속된 애노드 전극(AX)이 형성되어 있다. 애노드 전극(AX) 상에는 개구(OP)가 형성된 뱅크 절연막(BNK)이 형성되고, 유기 EL막(ELL)이 상기 개구(OP)를 덮음과 함께 그 개구(OP)의 주변에까지 이르러 형성되어 있다. 유기 EL막의 상면에는 캐소드 전극(KX)이 형성되고, 이에 의해 유기 EL막(ELL)은 상기 애노드 전극(AX)과 캐소드 전극(KX) 사이에 협지된 구성으로 되어 있다. 이와 같이 구성된 기판(SUB)은, 그 유기 EL막(ELL)이 형성된 면측에 스페이서(SP)를 개재하여 밀봉 기판(SSB)이 대향 배치되어 있다. 그리고, 밀봉 기판(SSB)의 유기 EL막(ELL)측의 면에는 건조제(DSC)가 배치되어, 그 유기 EL막(ELL)의 습기에 의한 특성 열화를 방지하도록 되어 있다. 유기 EL막(ELL)은, 애노드 전극(AX) 및 캐소드 전극(KX)을 개재하여 흐르는 전류에 의해 발광하도록 되어 있고, 이 발광은, 예를 들면 밀봉 기판(SSB)을 통해 외부에 조사되도록 되어 있다. 이 경우, 캐소드 전극(KX)은 투명 도전막에 의해 형성되어 있다.
또한, 도 22에서는, 박막 트랜지스터(TFT)는 도 1에 도시한 구성의 것을 나타낸 것이지만, 다른 실시예에 나타낸 박막 트랜지스터(TFT)이어도 된다.
<실시예 8>
도 23은, 본 발명의 예를 들면 액정 표시 장치의 실시예 8을 나타내는 구성도로서, 그 액정 표시 장치의 화소에서의 구성을 도시한 도면이다. 도 23은, 예를 들면 실시예 3에서의 도 11에 대응지어 묘화하고 있다.
도 23에서, 도 11과 비교해서 상이한 구성은, 박막 트랜지스터(TFTp)의 형성 영역에서 층간 절연막(IN)에 형성한 개구(OP)에 있다. 즉, 상기 개구(OP)는, 이 개구(OP)에 걸쳐서 형성되는 다결정 반도체층(PS)의 폭(채널 폭과 동일한 방향의 폭)보다도 큰 폭을 갖고, 평면적으로 보아 상기 다결정 반도체층(PS)의 양 옆으로부터 각각 비어져 나온 패턴으로 형성되어 있다. 다시 말해, 평면적으로 보아, 다결정 반도체층(PS)의 채널 길이 방향의 각 변으로부터는, 층간 절연막(IN)의 상기 개구(OP)가 노출되어 구성되도록 되어 있다.
마찬가지로, 도 24에 도시한 바와 같이, 게이트 드라이버(GDR)(부트스트랩 회로)를 구성하는 각 박막 트랜지스터(TFTc(1), TFTc(2), 및 TFTc(3))에서도, 층간 절연막(IN)에 형성한 개구(OP)는, 상술한 바와 같이 다결정 반도체층(PS)의 채널 길이 방향의 각 변으로부터 노출되도록 구성되어 있다.
도 23의 IIXVA-IIXVA선에서의 단면도, 도 24의 IIXVA-IIXVA선에서의 단면도를 도 25의 a에, 도 24의 IIXVB-IIXVB선에서의 단면도를 도 25의 b에 나타내고, 또한, 도 23의 IIXVC-IIXVC선에서의 단면도를 도 25의 c에 나타내고 있다. 여기서, 도 25의 c는, 층간 절연막(IN)에 형성한 개구(OP)의 폭은, 그 개구(OP)에 걸쳐서 형성되는 다결정 반도체층(PS)의 폭(채널 폭과 동일한 방향의 폭)보다도 크게 형성되어 있는 것을 명시하고 있다.
이와 같이 구성한 박막 트랜지스터(TFT)는, 다결정 반도체층(PS)의 채널 폭 방향의 전체 영역에서, 게이트 전극(GT)에 의한 채널 내의 캐리어의 제어성을 향상시킬 수 있다. 이 때문에, 오프 전류를 더욱 저감할 수 있다고 하는 효과를 발휘할 수 있다.
또한, 이 도 23에서는, 절연막(GI)은 층간 절연막(IN)의 상층에 형성된 것이다. 그러나, 예를 들면 실시예 1에서의 도 1에 도시한 바와 같이, 층간 절연막(IN)의 하층에 형성시키도록 구성해도 마찬가지의 효과가 얻어진다.
(제조 방법)
도 26은, 상술한 박막 트랜지스터(TFT)의 제조 방법의 일 실시예를 나타낸 행정도를 나타내고 있다. 이하, 행정순으로 설명한다. 도 26의 각 행정도는, 도 25에 대응지어 묘화하고 있다.
행정 1.(도 26a)
예를 들면, 글래스로 이루어지는 기판(SUB1)을 준비하고, 이 기판(SUB1)의 표면에 예를 들면 알루미늄으로 이루어지는 금속막(막 두께 약 150㎚)을 형성하고, 포토리소그래피 기술에 의한 선택 에칭에 의해 게이트 전극(GT, GT')을 형성한다.
행정 2.(도 26b)
기판(SUB1)의 표면에, 게이트 전극(GT, GT')을 덮어, 예를 들면 산화 실리콘막(막 두께 약 500㎚)으로 이루어지는 층간 절연막(IN)을 형성한다. 다음으로, 층간 절연막(IN)에, 박막 트랜지스터(TFT)의 채널 영역에 상당하는 부분 및 박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분에 개구를 형성한다.
박막 트랜지스터(TFT)의 채널 영역에 상당하는 부분에 형성하는 개구(OP)는, 후의 행정에서 형성하는 다결정 반도체층(PS)에 대하여 그 폭(채널 폭의 방향에서의 폭)보다도 큰 폭으로 형성한다. 또한, 박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분의 개구는 컨택트 홀(CH2)로 된다.
행정 3.(도 26c)
층간 절연막(IN)의 표면에, 상기 개구에 걸쳐 산화 실리콘막(100㎚)으로 이루어지는 게이트 절연막(GI), 아몰퍼스 실리콘막(100㎚)으로 이루어지는 비정질 반도체막(AS)을 예를 들면 CVD법을 이용해서 순차적으로 형성한다. 그리고, 비정질 반도체막(AS)을 예를 들면 레이저 어닐링법에 의해 결정화하여 다결정 반도체막(PS)으로 한다.
그리고, 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 상기 다결정 반도체막(PS)을, 박막 트랜지스터 형성 영역에서 잔존시켜 섬 형상으로 가공한다. 이 경우의 에칭은 예를 들면 드라이 에칭으로 하는 것이 바람직하다.
행정 4.(도 26d)
박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분의 상기 게이트 절연막을, 포토리소그래피 기술에 의한 선택 에칭법을 이용하여 제거하고, 상기 컨택트 홀(CH2)을 통해 게이트 전극(GT')을 노출시킨다.
그 후에는, 도 25에 도시한 바와 같이, 고농도 아몰퍼스 실리콘(막 두께 약 25㎚)으로 이루어지는 고농도 비정질 반도체막(HAS), 예를 들면 알루미늄(막 두께 약 500㎚)으로 이루어지는 금속막(MTL)의 순차 적층막을 형성하고, 이 적층막을 포토리소그래피 기술에 의한 선택 에칭함으로써, 드레인 전극(DT) 및 소스 전극(ST)을 형성한다. 이에 의해, 드레인 전극(DT) 및 소스 전극(ST)은, 모두 고농도 비정질 반도체막(HAS)과 금속막(MTL)의 동 패턴으로 이루어지는 순차 적층막으로 구성된다. 드레인 전극(DT) 및 소스 전극(ST)은, 각각 그 일부가 다결정 반도체막(PS)의 층간 절연막(IN)의 상면에 형성된 부분(다결정 반도체막(PS)의 변부)에 겹쳐지도록 하여 층간 절연막(IN) 상에 형성되게 된다. 또한, 소스 전극(ST)은 컨택트 홀(CH2)을 통해 박막 트랜지스터(TFT)의 게이트 전극(GT)과 전기적으로 접속되게 된다. 또한, 드레인 전극(DT) 및 소스 전극(ST)의 에칭에 의한 형성 시에, 다결정 반도체막(PS)의 표면도 약간 에칭된다.
상술한 박막 트랜지스터(TFT)의 구성은, 예를 들면 도 1 혹은 도 8에 도시한 바와 같이, 다결정 반도체층(PS)과 드레인 전극(DT) 및 소스 전극(ST)의 각각의 전기적 접속이, 평면적으로 보아 그들 사이에 배치되는 고농도 비정질 반도체막(HAS)을 개재하여 행하도록 한 구성의 것에도 적용할 수 있다. 또한, 도 14에 도시한 바와 같이, 반도체층을 다결정 반도체층(PS)과 비정질 반도체층(AS)의 적층체에 의해 구성한 박막 트랜지스터(TFT)에도 적용할 수 있다. 또한, 도 15에 도시한 바와 같이, 다결정 반도체층(PS)의 상면에 무기 절연막(INR)을 형성한 구성의 박막 트랜지스터(TFT)에도 적용할 수 있다. 또한, 액정 표시 장치의 박막 트랜지스터(TFT)에 한정되는 것이 아니라, 예를 들면 유기 EL 표시 장치의 박막 트랜지스터(TFT)에도 적용할 수 있다.
<실시예 9>
도 27은, 본 발명의 표시 장치에 구비되는 박막 트랜지스터(TFT)의 실시예 9에서의 단면도를 나타내고 있다.
도 27은, 도 25와 대응지어 그린 도면이다. 도 27에서, 도 25와 비교하여 상이한 구성은, 채널층이 비정질 반도체막(AS)에 의해 형성되어 있는 것과, 고농도 비정질 반도체막(HAS)이 비정질 반도체막(AS)의 상부에만 형성되어 있는 것에 있다. 따라서, 화소의 평면도는, 도 23에서 다결정 반도체층(PS)의 부분이, 비정질 반도체막(AS)에 의해 형성된 구성으로 된다.
이와 같이 구성된 박막 트랜지스터(TFT)는, 게이트 절연막(GI), 비정질 반도체막(AS), 고농도 비정질 반도체막(HAS)을 연속해서 성막할 수 있어, 제조 공수를 저감할 수 있다. 또한, 이와 같이 구성된 박막 트랜지스터(TFT)는, 게이트 전극(GT)과 드레인 전극(DT) 사이, 게이트 전극(GT)과 소스 전극(ST) 사이에, 비교적 막 두께가 큰 층간 절연막이 형성되어 있기 때문에, 게이트선(GL)과 드레인선(DL)의 교차부에서의 기생 용량을 저감할 수 있을 뿐만 아니라, 게이트 절연막을 예를 들면 100㎚ 정도로 얇게 할 수 있으므로 박막 트랜지스터의 성능이 향상하고, 박막 트랜지스터를 고속 동작시키는 것이 가능해진다.
또한, 본 실시예에서는, 비정질 반도체막(AS)은 그 측면부에서 드레인 전극(DT) 및 소스 전극(ST)과 직접적으로 접촉된 구성으로 되어 있지만, 드레인 전극(DT) 및 소스 전극(ST)의 접촉 영역은, 비정질 반도체막(AS)의 막 두께(약 200㎚) 정도로, 고농도 비정질 반도체막(HAS)과의 접촉 영역(1㎛ 이상)에 비해 충분히 작은 점, 또한 게이트 전극(GT)과 비정질 반도체막(AS) 사이에 층간 절연막(약 500㎚)이 형성되어 있어, 비정질 반도체막(AS)의 측면부와 게이트 전극(GT)이 충분히 이격되어 형성되어 있는 점으로부터, 표시 품질이 저하할수록 오프 리크 전류가 증가하는 일은 없다. 비정질 반도체막(AS)의 측면부와 게이트 전극(GT) 사이를 분리하는 방법으로서는, 게이트 전극(GT)의 형성 영역보다도 비정질 반도체막(AS)을 비어져 나오게 형성하는 것이 생각되지만, 이 방법에서는 비정질 반도체막(AS)에 백 라이트로부터의 광이 조사되기 때문에 오프 전류가 증가하게 된다. 따라서, 본 발명은, 드레인 전극(DT) 및 소스 전극(ST)과 비정질 반도체막(AS)이, 비정질 반도체막(AS)의 측면부에서 접촉하는 구성에서 오프 리크 전류와 광 조사 시의 오프 전류의 양방을 저감할 수 있다고 하는 효과를 갖는다.
(제조 방법)
도 28은, 상술한 박막 트랜지스터(TFT)의 제조 방법의 일 실시예를 나타낸 행정도를 나타내고 있다. 이하, 행정순으로 설명한다. 도 28의 각 행정도는, 도 27에 대응지어 묘화하고 있다.
행정 1.(도 28a)
예를 들면 글래스로 이루어지는 기판(SUB1)을 준비하고, 이 기판(SUB1)의 표면에 예를 들면 알루미늄으로 이루어지는 금속막(막 두께 약 150㎚)을 형성하고, 포토리소그래피 기술에 의한 선택 에칭에 의해 게이트 전극(GT, GT')을 형성한다.
행정 2.(도 28b)
기판(SUB1)의 표면에 게이트 전극(GT, GT')을 덮어, 예를 들면 질화 실리콘막(막 두께 약 500㎚)으로 이루어지는 층간 절연막(IN)을 형성한다. 다음으로, 층간 절연막(IN)에, 박막 트랜지스터(TFT)의 채널 영역에 상당하는 부분 및 박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분에 개구를 형성한다.
박막 트랜지스터(TFT)의 채널 영역에 상당하는 부분에 형성하는 개구(OP)는, 후의 행정에서 형성하는 비정질 반도체막(AS)에 대하여, 그 폭(채널 폭 방향에서의 폭)보다도 큰 폭으로 형성한다. 또한, 박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분의 개구는 컨택트 홀(CH2)로 된다.
행정 3.(도 28c)
층간 절연막(IN)의 표면에, 상기 개구에 걸쳐서 질화 실리콘막(막 두께 약 100㎚)으로 이루어지는 게이트 절연막(GI), 아몰퍼스 실리콘(막 두께 약 200㎚)으로 이루어지는 비정질 반도체막(AS), 고농도 아몰퍼스 실리콘(막 두께 약 25㎚)으로 이루어지는 고농도 비정질 반도체막(HAS)을 예를 들면 CVD법을 이용하여 순차적으로 형성한다.
그리고, 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 상기 비정질 반도체막(AS) 및 고농도 비정질 반도체막(HAS)을 박막 트랜지스터 형성 영역에서 잔존시켜 섬 형상으로 가공한다. 이 경우의 에칭은 예를 들면 드라이 에칭으로 하는 것이 바람직하며, 레지스트를 남긴 상태에서 예를 들면 플라즈마 산화법에 의해 비정질 반도체막(AS)의 측면부를 산화시키는 것이 바람직하다.
행정 4.(도 28d)
박막 트랜지스터(TFT)의 게이트 전극(GT')과 소스 전극(ST)의 접속부에 상당하는 부분의 상기 게이트 절연막을, 포토리소그래피 기술에 의한 선택 에칭법을 이용하여 제거하고, 상기 컨택트 홀(CH2)을 통해 게이트 전극(GT')을 노출시킨다.
그 후에는, 도 27에 도시한 바와 같이, 예를 들면 알루미늄(막 두께 약 500㎚)으로 이루어지는 금속막(MTL)을 형성하고, 이 금속막을 포토리소그래피 기술에 의해 선택 에칭함으로써, 드레인 전극(DT) 및 소스 전극(ST)을 형성한다. 또한, 드레인 전극(DT) 및 소스 전극(ST)을 마스크로 하여 고농도 비정질 반도체막(HAS)을 에칭 제거한다. 드레인 전극(DT) 및 소스 전극(ST)은, 각각 그 일부가 비정질 반도체막(AS)의 층간 절연막(IN)의 상면에 형성된 부분(비정질 반도체막(AS)의 변부)에 겹쳐지도록 하여 층간 절연막(IN) 상에 형성되게 된다. 또한, 소스 전극(ST)은 컨택트 홀(CH2)을 통해 박막 트랜지스터(TFT)의 게이트 전극(GT)과 전기적으로 접속되게 된다. 또한, 고농도 비정질 반도체막(HAS)의 에칭에 의한 형성 시에 비정질 반도체막(AS)의 표면도 약간 에칭된다.
상술한 게이트 절연막(GI), 비정질 반도체막(AS), 고농도 비정질 반도체막(HAS)을 연속하여 순차적으로 형성하는 제조 방법은, 예를 들면 도 10에 도시한 바와 같이, 게이트 절연막(GI)이 비정질 반도체막(AS)과 동일한 섬 형상으로 가공된 구성의 것에도 적용할 수 있다. 이 경우, 도 13에 도시한 바와 같이, 비정질 반도체막(AS)의 섬 형상 가공과, 컨택트 홀(CH2)의 형성을 동일한 공정에서 행할 수 있어, 제조 공수를 저감할 수 있다. 또한, 상술한 박막 트랜지스터(TFT)의 구성은, 게이트 드라이버 및 드레인 드라이버를 LSI로 구성한 화상 표시 장치에도 적용 가능하다. 이 경우, 도 28d에 나타내는 컨택트 홀(CH2)을 형성하는 공정을 삭감할 수 있다. 또한, 액정 표시 장치의 박막 트랜지스터(TFT)에 한정되는 것이 아니라, 예를 들면 유기 EL 표시 장치의 박막 트랜지스터(TFT)에도 적용할 수 있다.
<실시예 10>
도 29는, 본 발명의 표시 장치에 구비되는 박막 트랜지스터(TFT)의 실시예 10에서의 단면도를 나타내고 있다.
도 29는, 도 27과 대응지어 그린 도면이다. 도 29에서, 도 27과 비교하여 상이한 구성은, 소스 전극(ST)이 층간 절연막의 개구부(OP)의 내측에도 형성되어 있는 것에 있다.
이러한 구성에서도, 비정질 반도체막(AS)의 측면부와 소스 전극(ST)의 접촉부는 층간 절연막(IN)의 상면에 있어, 게이트 전극(GT)과는 충분히 이격되어 있기 때문에, 오프 리크 전류가 증가하는 일은 없다. 또한, 비정질 반도체막(AS)은 게이트 전극(GT)으로부터 비어져 나오지 않게 형성되어 있기 때문에, 백라이트로부터의 광 조사에 의해 오프 전류가 증가하는 일도 없다. 또한, 본 실시예에서는, 드레인 전극(DT)과 소스 전극(ST) 사이의 거리, 즉 채널 길이를 작게 할 수 있어, 회로의 집적화를 도모할 수 있다.
또한, 드레인 전극(DT)이 층간 절연막의 개구부(OP)의 내측에 형성되어 있는 경우에 대해서도 마찬가지의 효과가 얻어지지만, 특히 화소 영역의 박막 트랜지스터(TFTp)에서는, 용량(C)에 접속되는 쪽의 전극을 층간 절연막의 개구부(OP)의 내측에 형성하는 쪽이 바람직하다. 드레인선(DL)에 접속되는 전극과 게이트 전극(GT) 사이의 용량은, 드레인선(DL)과 게이트선(GL) 사이의 기생 용량으로서 작용하기 때문에, 상기의 구조로 하는 쪽이 드레인선(DL)과 게이트선(GL) 사이의 기생 용량을 저감할 수 있어, 액정을 고속으로 구동시킬 수 있기 때문이다. 또한, 드레인 전극(DT)과 소스 전극(ST)의 양방이 층간 절연막의 개구부(OP)의 내측에 형성되어 있어도 된다. 이 경우, 박막 트랜지스터의 성능이 더욱 향상되기 때문에, 액정의 고속 구동 및 회로의 고집적화를 도모할 수 있다.
<실시예 11>
상술한 각각의 실시예에서는, 기판으로서 예를 들면 글래스를 이용한 것이다. 그러나, 이에 한하지 않고, 석영 글래스 혹은 수지를 이용하도록 해도 된다. 석영 글래스를 기판으로 함으로써, 프로세스 온도를 높게 하여, 예를 들면 게이트 절연막을 치밀화할 수 있고, 이에 의해 박막 트랜지스터의 특성의 신뢰성을 향상시킬 수 있다. 또한, 수지를 기판으로 함으로써, 경량이면서 내충격성이 우수한 액정 표시 장치를 얻을 수 있다.
<실시예 12>
상술한 각각의 실시예에서는, 기판의 표면에 형성하는 기초막으로서 산화 실리콘막을 형성한 것이다. 그러나, 이에 한하지 않고, 질화 실리콘막 혹은 산화 실리콘막과 질화 실리콘막의 적층막이어도 된다. 질화 실리콘막을 기초막의 일부 혹은 전부에 이용함으로써, 기판 내의 불순물이 게이트 절연막 내에 확산 침입하게 되는 것을 효과적으로 방지할 수 있다. 마찬가지의 이유에 의해, 게이트 절연막을, 예를 들면, 산화 실리콘막과 질화 실리콘막의 적층막으로 구성하도록 해도 된다.
<실시예 13>
상술한 실시예에서는, 아몰퍼스 실리콘을 결정화하는 경우, 레이저 어닐링에 의해 행하도록 한 것이다. 그러나, 이에 한하지 않고, 열 어닐링에 의한 고상 성장법을 이용해도 되며, 열 어닐링과 레이저 어닐링을 조합해서 행하도록 해도 된다. 또한, 아몰퍼스 실리콘을 결정화하지 않고, 반응성 열 CVD를 이용하여 폴리실리콘을 직접적으로 막 제조하는 방법을 이용하도록 해도 된다. 이와 같이 한 경우, 결정화 행정의 삭감으로 스루풋의 향상이 도모되게 된다. 폴리실리콘층으로서, 입경이 20㎚ 내지 100㎚ 정도인 미결정 실리콘이어도 된다. 또한, 실리콘과 게르마늄의 화합물이어도 되고, 이와 같이 한 경우, 박막 트랜지스터(TFT)의 성능을 향상시킬 수 있다.
<실시예 14>
상술한 실시예 9 및 실시예 10에서, 아몰퍼스 실리콘막 및 고농도 아몰퍼스 실리콘막은, 각각 폴리실리콘막 및 고농도 폴리실리콘막이어 된다. 또한, 폴리실리콘 중에서도, 입경이 20㎚ 내지 100㎚ 정도인 미결정 실리콘이어도 된다. 이와 같이 한 경우, 채널층의 저항을 저감할 수 있을 뿐만 아니라, 채널층과 소스 전극 및 드레인 전극과의 컨택트 저항을 저감할 수 있어, 박막 트랜지스터(TFT)의 성능을 향상시킬 수 있다.
<실시예 15>
게이트 신호선, 게이트 전극의 재료는, 상술한 실시예에서는 특별히 명기하지 않았지만, 예를 들면 Ti, TiW, TiN, W, Cr, Mo, Ta, Nb 등으로 이루어지는 금속,혹은 이들의 합금을 이용할 수 있다.
이상, 본 발명을 실시예를 이용하여 설명하였지만, 지금까지의 각 실시예에서 설명한 구성은 어디까지나 일례이며, 본 발명은, 기술 사상을 일탈하지 않는 범위 내에서 적절히 변경이 가능하다. 또한, 각각의 실시예에서 설명한 구성은, 서로 모순되지 않는 한 조합하여 이용하여도 된다.
본 발명의 특정 실시예들이라고 생각되는 것들이 설명되었으나, 다양한 변경들이 이루어질 수 있으며, 첨부된 특허청구범위는 본 발명의 진정한 사상 및 범주에 들어오는 모든 그러한 변경들을 포함하도록 의도된다는 것이 이해될 것이다.
SUB1, SUB2, SUB : 기판
GT, GT' : 게이트 전극
GI : 절연막(게이트 절연막)
IN : 층간 절연막
OP : 개구
PS : 다결정 반도체층
OFS : 오프셋 영역
HAS : 고농도 비정질 반도체층
HPS : 고농도 다결정 반도체층
DT : 드레인 전극
ST : 소스 전극
CH1, CH2 : 컨택트 홀
DDR : 드레인 드라이버
GDR : 게이트 드라이버
TFT, TFTp, TFTc : 박막 트랜지스터
DL : 드레인 신호선
GL : 게이트 신호선
CL : 커먼 신호선
PX : 화소 전극
PMK1, PMK1', PMK2 : 포토마스크
MTL : 금속층
INR : 무기 절연막
PNL : 액정 표시 패널
BLU : 백라이트 유닛
UVS : 상부 베젤
DVS : 하부 베젤
LC : 액정
PAS : 보호막
OC1, OC2, OC : 평탄화막
ORI1, ORI2 : 평탄화막
BM : 블랙 매트릭스
FIL : 컬러 필름
POL1, POL2 : 편광판
PWL : 전력 공급선
110a : 스위칭 소자
111 : 보조 용량
110b : 전류 제어 소자
112 : 유기 EL 소자
PNL' : 유기 EL 표시 패널

Claims (16)

  1. 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
    상기 박막 트랜지스터는,
    게이트 전극과,
    상기 게이트 전극을 덮어 형성된 게이트 절연막과,
    상기 게이트 절연막의 상면에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과,
    상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 고농도 반도체막과,
    상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 형성됨과 함께 상기 한 쌍의 고농도 반도체막에 전기적으로 접속된 다결정 반도체층과,
    상기 한 쌍의 고농도 반도체막의 각각에 겹쳐지고 상기 다결정 반도체막에 겹쳐지지 않게 형성된 한 쌍의 전극
    을 구비한 것을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 한 쌍의 고농도 반도체막의 각각과 상기 다결정 반도체막의 전기적인 접속은, 상기 한 쌍의 고농도 반도체막의 각각의 일부에 상기 다결정 반도체막이 겹쳐짐으로써 이루어져 있는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 한 쌍의 고농도 반도체막은, 상기 다결정 반도체막이 겹쳐져 있는 부분에서 상기 다결정 반도체막이 겹쳐져 있지 않은 부분보다도 막 두께가 크게 되어 있는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서,
    상기 한 쌍의 고농도 반도체막의 각각과 상기 다결정 반도체막의 전기적인 접속은, 상기 한 쌍의 고농도 반도체막의 각각의 측벽면과 상기 다결정 반도체층의 측벽면이 당접하여 이루어져 있는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서,
    상기 한 쌍의 고농도 반도체막의 각각의 막 두께는, 상기 층간 절연막의 상기 개구를 덮어 형성되는 상기 다결정 반도체막의 두께보다도 큰 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서,
    상기 박막 트랜지스터는, 그 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막 및 게이트 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서,
    평면적으로 보아 상기 다결정 반도체층의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 하는 표시 장치.
  8. 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
    상기 박막 트랜지스터는,
    게이트 전극과,
    상기 게이트 전극 상에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과,
    상기 층간 절연막을 덮어 형성된 게이트 절연막과,
    상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 순차적으로 적층되어서 형성된 섬 형상의 게이트 절연막과 다결정 반도체층과,
    상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 전극을 구비하고,
    상기 한 쌍의 전극의 각각은, 고농도 비정질 반도체막 및 금속막의 순차 적층체로 구성됨과 함께, 그 일부가 상기 다결정 반도체층에 겹쳐져서 형성되어 있는 것을 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 박막 트랜지스터는, 상기 게이트 전극의 형성 영역 내에서 상기 게이트 절연막이 섬 형상으로 가공되어 있고, 그 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서,
    평면적으로 보아 상기 다결정 반도체층의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 하는 표시 장치.
  11. 제8항에 있어서,
    상기 다결정 반도체층은, 다결정 반도체층과 비정질 반도체층의 적층체인 것을 특징으로 하는 표시 장치.
  12. 제8항에 있어서,
    상기 다결정 반도체층의 상면에 무기 절연막을 갖고 있고, 상기 한 쌍의 전극의 각각은, 그들의 대향하는 단부가 상기 다결정 반도체층에 겹쳐짐과 함께, 상기 무기 절연막에도 겹쳐져 형성되어 있는 것을 포함하는 것을 특징으로 하는 표시 장치.
  13. 표시부가 형성된 기판 상에 복수의 박막 트랜지스터가 형성되어 있는 표시 장치로서,
    상기 박막 트랜지스터는,
    게이트 전극과,
    상기 게이트 전극 상에 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 개구가 형성된 층간 절연막과, 상기 층간 절연막을 덮어 형성된 게이트 절연막과,
    상기 층간 절연막의 상기 개구에 걸쳐서 형성되고, 평면적으로 보아 상기 게이트 전극의 형성 영역 내에 순차적으로 적층되어서 형성된 섬 형상의 반도체층과 고농도 반도체층과,
    상기 층간 절연막의 상면에 상기 개구를 사이에 두고 배치된 한 쌍의 전극을 구비하고,
    상기 한 쌍의 전극의 각각은, 그 일부가 상기 고농도 반도체층에 겹쳐져 형성되어 있는 것을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서,
    상기 박막 트랜지스터는, 상기 게이트 전극의 형성 영역 내에서 상기 게이트 절연막이 섬 형상으로 가공되어 있고, 상기 한 쌍의 전극 중의 한쪽의 전극이, 상기 층간 절연막에 형성된 쓰루홀을 통해 상기 게이트 전극에 전기적으로 접속되어 있는 것을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서,
    평면적으로 보아 상기 반도체층의 채널 길이 방향의 각 변으로부터는, 상기 층간 절연막의 상기 개구가 노출되어 있는 것을 특징으로 하는 표시 장치.
  16. 제13항에 있어서,
    상기 한 쌍의 전극 중 적어도 한쪽이, 상기 개구의 내측에도 형성되어 있고, 상기 층간 절연막의 상면에서 상기 섬 형상의 반도체층의 측면부와 상기 한 쌍의 전극이 접촉하고 있는 것을 특징으로 하는 표시 장치.
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