JP5032160B2 - 表示装置及びその製造方法 - Google Patents
表示装置及びその製造方法 Download PDFInfo
- Publication number
- JP5032160B2 JP5032160B2 JP2007059742A JP2007059742A JP5032160B2 JP 5032160 B2 JP5032160 B2 JP 5032160B2 JP 2007059742 A JP2007059742 A JP 2007059742A JP 2007059742 A JP2007059742 A JP 2007059742A JP 5032160 B2 JP5032160 B2 JP 5032160B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- layer
- redundant wiring
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
Description
画素電極に接続されマトリクス状に配された複数のスイッチング素子の素子領域が形成される活性シリコン層と、
前記活性シリコン層と同一層からなる土台シリコン層と、
前記スイッチング素子に信号電圧を供給するデータ線と、
前記スイッチング素子にゲート電圧を供給するゲート線と、
前記データ線及び前記ゲート線と異なる配線層に形成され、前記データ線の不良箇所において前記データ線と置換される冗長配線とを有し、
前記冗長配線は、前記土台シリコン層の上に形成されていることを特徴とするものである。
[第1の実施形態]
本発明を適用する表示装置として、液晶表示装置を例として説明する。図1は、本発明を適用した第1の実施形態に係る液晶表示装置10を示す断面図である。液晶表示装置10は、表示パネル11と、バックライト12を備えている。液晶表示パネル11は、入力される表示信号に基づいて画像表示を行うよう構成されている。バックライト12は、液晶表示パネル11の反視認側に配され、液晶表示パネル11を介して視認側へ光を照射するよう構成されている。
図5は、第2の実施形態に係るTFTアレイ基板13Aの構成を示す断面図である。なお、液晶表示装置全体の構成は、第1の実施形態と略同一であるためその説明を省略する。図3に示すように、第2の実施形態に係るTFTアレイ基板13Aは、土台ポリシリコン37が形成されていない。このように、土台ポリシリコン37を省略しても本発明の効果を得ることができる。なお、他の構成については第1の実施形態と略同一構成であるため、同一符号を付すことによりその説明を省略する。
このように、土台ポリシリコン層37を除去することにより、冗長配線41の形成される位置が低くなる。これにより、冗長配線41の上に形成されるゲート絶縁膜32の段差部分の被覆性が向上し、ゲート絶縁膜32の耐圧を向上させることができる。これによりTFTアレイ基板13Aの信頼性を向上させることができる。
図6は、第3の実施形態に係るTFTアレイ基板13Bの構成を示す平面図である。なお、液晶表示装置全体の構成は、第1の実施形態と略同一であるためその説明を省略する。第3の実施形態では、紙面上下方向に延びるゲート電極層42と、紙面左右方向に延びる土台ポリシリコン層37及び冗長配線41の交差点において、土台ポリシリコン層37及び冗長配線41が除去されている。
図7は、本発明の第4の実施形態に係るTFTアレイ基板13Cの構成を示す断面図である。なお、液晶表示装置全体の構成は、第1の実施形態と略同一であるためその説明を省略する。第4の実施形態では、第2メタル層M2においてもデータ線DLの下に予備の冗長配線となる予備冗長配線50が形成されている。すなわち、冗長配線が第1メタル層M1及び第2メタル層M2にも形成された2層構造を有している。なお、第2メタル層M2に形成される予備冗長配線50は、第2メタル層M2に形成されたゲート電極層42や上部キャパシタ電極層43との交差点では除去され、ゲート電極層42や上部キャパシタ電極層43と短絡しないよう形成されている。なお、第2の実施形態と同様に、第4の実施形態でも土台ポリシリコン層37を省略するよう構成することができる。
このように構成されたTFTアレイ基板13Cでは、通常時では、第2メタル層M2に形成された予備冗長配線50を冗長配線として用い、予備冗長配線50によって修復できない箇所では、第1メタル層M1に形成された冗長配線41を冗長配線として用いる。
一方で、膜厚の薄い高融点金属膜によって形成された第1メタル層M1は、必ずしも配線材料として最適化されているわけでなく、第1メタル層M1を冗長配線として用いる場合には第1メタル層M1の修復した箇所において配線抵抗が増大するデメリットを有する場合がある。
13...TFTアレイ基板 14...対向基板 15...シール材
16...液晶 17...スペーサ 18...配向膜
19...偏光板 21...表示領域 22...周辺領域
23...画素 24...ゲート線駆動回路 25...データ線駆動回路
26...TFT素子 27...画素電極 28...キャパシタ
31...絶縁性基板 32...ゲート絶縁膜 33...第1層間絶縁膜
34...第2層間絶縁膜 35...透明導電膜 36...活性ポリシリコン層
37...土台ポリシリコン層 39...ソース側コンタクトメタル
40...ドレイン側コンタクトメタル 41...冗長配線
42...ゲート電極層 43...上部キャパシタ電極層 44...ソース電極層
45...ソース配線 50...予備冗長配線
Claims (7)
- 画素電極に接続されマトリクス状に配された複数のスイッチング素子の素子領域が形成される活性シリコン層と、
前記活性シリコン層と同一層からなる土台シリコン層と、
前記スイッチング素子に信号電圧を供給するデータ線と、
前記スイッチング素子にゲート電圧を供給するゲート線と、
前記データ線及び前記ゲート線と異なる配線層に形成され、前記データ線の不良箇所において前記データ線と置換される冗長配線とを有し、
前記冗長配線は、前記土台シリコン層の上に形成されていることを特徴とする表示装置。 - 第1コンタクトホールを介して前記冗長配線と接続されると共に、第2コンタクトホールを介して前記データ線に接続される導電膜を有し、
前記冗長配線は、前記データ線の下に位置するよう形成されていることを特徴とする請求項1に記載の表示装置。 - 前記冗長配線は、前記ゲート線と交差する部分において除去されていることを特徴とする請求項1又は2に記載の表示装置。
- 前記ゲート線と同一層の配線層に更に予備冗長配線が形成され、前記予備冗長配線は、前記ゲート線と交差する部分において除去されていることを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。
- 絶縁性基板と、
前記絶縁性基板上に形成され、スイッチング素子の素子領域が形成された活性シリコン層と、
前記活性シリコン層と同一層からなる土台シリコン層と、
前記絶縁基板上に形成され、データ線の不良箇所において前記データ線と置換される冗長配線と、
前記冗長配線を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート線と、
前記ゲート線を覆うように形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に形成され、前記冗長配線上に位置する前記データ線と、
前記データ線を覆うように形成された第2層間絶縁膜と、
前記第2層間絶縁膜上に形成され、第1コンタクトホールを介して前記冗長配線に接続されると共に、第2コンタクトホールを介して前記データ線に接続された導電膜とを有し、
前記冗長配線は、前記土台シリコン層上に形成されたことを特徴とする表示装置。 - 絶縁性基板上にスイッチング素子の活性領域が形成される活性シリコン層及び土台シリコン層を同一層で形成し、
前記土台シリコン層上にデータ線の不良箇所において前記データ線と置換される冗長配線を形成し、
前記冗長配線上にゲート絶縁膜を形成し、
前記第1層間絶縁膜上にゲート電極層を形成し、
前記ゲート電極層上に第1層間絶縁膜を形成し、
前記第1層間絶縁膜上に前記データ線を形成し、
前記データ線上に第2層間絶縁膜を形成し、
前記第2層間絶縁膜の表面から前記冗長配線に達する第1コンタクトホールと、前記第2層間絶縁膜の表面から前記データ線に達する第2コンタクトホールを形成し、
前記第1コンタクトホール及び前記第2コンタクトホールを覆うように導電膜を形成することを特徴とする表示装置の製造方法。 - 前記データ線の不良箇所を挟み込むように前記冗長配線と前記データ線を接続することを特徴とする請求項6に記載の表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007059742A JP5032160B2 (ja) | 2007-03-09 | 2007-03-09 | 表示装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007059742A JP5032160B2 (ja) | 2007-03-09 | 2007-03-09 | 表示装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008224806A JP2008224806A (ja) | 2008-09-25 |
JP5032160B2 true JP5032160B2 (ja) | 2012-09-26 |
Family
ID=39843544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007059742A Active JP5032160B2 (ja) | 2007-03-09 | 2007-03-09 | 表示装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5032160B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01266513A (ja) * | 1988-04-18 | 1989-10-24 | Sharp Corp | アクティブマトリクス基板 |
JP3044762B2 (ja) * | 1990-08-27 | 2000-05-22 | セイコーエプソン株式会社 | 液晶表示装置 |
JPH04283725A (ja) * | 1991-03-13 | 1992-10-08 | Fujitsu Ltd | 薄膜トランジスタマトリクス及びその断線修復方法 |
JP2760459B2 (ja) * | 1992-04-20 | 1998-05-28 | シャープ株式会社 | アクティブマトリクス型基板 |
JPH06160904A (ja) * | 1992-11-26 | 1994-06-07 | Matsushita Electric Ind Co Ltd | 液晶表示装置とその製造方法 |
JPH10319438A (ja) * | 1997-05-23 | 1998-12-04 | Sharp Corp | アクティブマトリクス基板、その製造方法およびその欠陥修正方法 |
JP2002162644A (ja) * | 2000-11-27 | 2002-06-07 | Hitachi Ltd | 液晶表示装置 |
JP4737828B2 (ja) * | 2000-12-21 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2007
- 2007-03-09 JP JP2007059742A patent/JP5032160B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008224806A (ja) | 2008-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5128091B2 (ja) | 表示装置及びその製造方法 | |
US8309960B2 (en) | Display device | |
US20080083927A1 (en) | Display device and method of manufacturing the same | |
JP3714243B2 (ja) | 半導体装置、電気光学装置、および電子機器 | |
US8436358B2 (en) | Image display device and manufacturing method thereof | |
JP2001313397A (ja) | 半導体装置およびその作製方法 | |
JP5384088B2 (ja) | 表示装置 | |
KR20050001252A (ko) | 횡전계방식 액정표시장치 및 그 제조방법 | |
JPH11112002A (ja) | 半導体装置およびその製造方法 | |
JP2010243741A (ja) | 薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置 | |
JP5032077B2 (ja) | 表示装置及びその製造方法 | |
JP2008305860A (ja) | 薄膜トランジスタ、表示装置、およびその製造方法 | |
JP2007178650A (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
JP3892115B2 (ja) | ディスプレイ及びディスプレイを備えた装置 | |
JP5032160B2 (ja) | 表示装置及びその製造方法 | |
JP2008218626A (ja) | Tftアレイ基板及びその製造方法 | |
JP2004347779A (ja) | 電気光学装置用基板及びその製造方法並びに電気光学装置 | |
JP2011171437A (ja) | 表示装置 | |
JP4007412B2 (ja) | 薄膜半導体装置及び液晶表示装置とこれらの製造方法 | |
JP2009210681A (ja) | 表示装置及びその製造方法 | |
JP4832256B2 (ja) | 表示装置 | |
JP2008122504A (ja) | 表示装置とその製造方法 | |
JP2009224396A (ja) | 薄膜トランジスタ基板、およびその製造方法、並びに表示装置 | |
JP2009117455A (ja) | 半導体装置の製造方法、電気光学装置の製造方法、電子機器の製造方法、半導体装置、電気光学装置および電子機器 | |
JP2005086003A (ja) | 薄膜トランジスタの製造方法及び電気光学装置の製造方法並びに薄膜トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120626 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120628 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5032160 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150706 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |