JP3044762B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP3044762B2 JP3044762B2 JP22474190A JP22474190A JP3044762B2 JP 3044762 B2 JP3044762 B2 JP 3044762B2 JP 22474190 A JP22474190 A JP 22474190A JP 22474190 A JP22474190 A JP 22474190A JP 3044762 B2 JP3044762 B2 JP 3044762B2
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- semiconductor film
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は液晶表示装置に係わり、特にアクティブマト
リクス型の装置に関する。
リクス型の装置に関する。
（従来の技術） 従来のアクティブマトリクス型の液晶表示装置とし
て、「日経エレクトロニクス1984年９月10日号、p.211
−240」に掲載されたものがある。第６図に、その一画
素分の構成を示す。列方向に信号線13が配線され、行方
向に走査線12が配線されている。信号線13と走査線12と
の交点には薄幕トランジスタ（以下、TFTと称する）14
が配置され、またマトリクス状に画素電極11が形成され
ている。そして、TFT14信号線13とはコンタクトホール1
5において接続され、TFT14と画素電極11とはコンタクト
ホール16において接続されている。
て、「日経エレクトロニクス1984年９月10日号、p.211
−240」に掲載されたものがある。第６図に、その一画
素分の構成を示す。列方向に信号線13が配線され、行方
向に走査線12が配線されている。信号線13と走査線12と
の交点には薄幕トランジスタ（以下、TFTと称する）14
が配置され、またマトリクス状に画素電極11が形成され
ている。そして、TFT14信号線13とはコンタクトホール1
5において接続され、TFT14と画素電極11とはコンタクト
ホール16において接続されている。
この第６図のＤ−Ｄ線に沿う縦断面は、第７図に示さ
れるようである。TFT基板21の表面にTFT14のソース部2
2、走査線12が形成され、層間絶縁膜24を介して信号線1
3が形成されている。ソース部22の表面には、図示され
ていないゲート電極との間に設けるゲート絶縁膜23が形
成されており、コンタクトホール15が開孔されて信号線
13とソース部22とが接続されている。
れるようである。TFT基板21の表面にTFT14のソース部2
2、走査線12が形成され、層間絶縁膜24を介して信号線1
3が形成されている。ソース部22の表面には、図示され
ていないゲート電極との間に設けるゲート絶縁膜23が形
成されており、コンタクトホール15が開孔されて信号線
13とソース部22とが接続されている。
第６図のＥ−Ｅ線に沿う縦断面は第８図のようであ
る。TFT基板21の表面に、半導体薄膜から成るソース部2
2、チャネル部32およびドレイン部33が形成され、さら
にチャネル部32の上部には、ゲート絶縁膜23を介してゲ
ート電極12が形成されている。層間絶縁膜24を介して形
成された画素電極11が、コンタクトホール16においてド
レイン部33に接続されており、信号線13がコンタクトホ
ール15においてソース部22に接続されている。
る。TFT基板21の表面に、半導体薄膜から成るソース部2
2、チャネル部32およびドレイン部33が形成され、さら
にチャネル部32の上部には、ゲート絶縁膜23を介してゲ
ート電極12が形成されている。層間絶縁膜24を介して形
成された画素電極11が、コンタクトホール16においてド
レイン部33に接続されており、信号線13がコンタクトホ
ール15においてソース部22に接続されている。
（発明が解決しようとする課題） しかしこのような構成を有する従来の装置には、信号
線13上に断線が発生しやすく、線欠陥を生じやすいとい
う問題があった。信号線を多層化することで防止するこ
とも考えられるが、信号線の基本的な構造には変化がな
く、断線を有効に防止することはできなかった。
線13上に断線が発生しやすく、線欠陥を生じやすいとい
う問題があった。信号線を多層化することで防止するこ
とも考えられるが、信号線の基本的な構造には変化がな
く、断線を有効に防止することはできなかった。
本発明は上記事情に鑑みてなされたものであり、信号
線の断線を防止し、歩留まりの向上及びコスト低減を達
成し得る液晶表示装置を提供することを目的とする。
線の断線を防止し、歩留まりの向上及びコスト低減を達
成し得る液晶表示装置を提供することを目的とする。
（課題を解決するための手段） 本発明の液晶表示装置は、一対の基板間に液晶が挟持
されてなり、前記一対の基板の一方の基板上には複数の
走査線と、前記複数の走査線に交差する複数の信号線
と、前記走査線及び信号線に接続された薄膜トランジス
タと、前記薄膜トランジスタに接続された画素電極とを
有する液晶表示装置であって、前記薄膜トランジスタ
は、ソース、ドレインとなる離間配置された第１半導体
膜と、前記離間配置された第１半導体膜の間及び上に配
置されてチャネルとなる第２半導体膜と、前記第１及び
第２半導体膜上に配置されたゲート絶縁膜及びゲート電
極とを有し、前記信号線は、前記ゲート電極上に配置さ
れた層間絶縁膜に形成されたコンタクトホールを介して
前記ソースに接続されてなり、前記ソースとなる第１半
導体膜は前記信号線沿って配置され、隣り合う画素電極
に接続されたソース同士は前記第１半導体膜により接続
されてなることを特徴とする。
されてなり、前記一対の基板の一方の基板上には複数の
走査線と、前記複数の走査線に交差する複数の信号線
と、前記走査線及び信号線に接続された薄膜トランジス
タと、前記薄膜トランジスタに接続された画素電極とを
有する液晶表示装置であって、前記薄膜トランジスタ
は、ソース、ドレインとなる離間配置された第１半導体
膜と、前記離間配置された第１半導体膜の間及び上に配
置されてチャネルとなる第２半導体膜と、前記第１及び
第２半導体膜上に配置されたゲート絶縁膜及びゲート電
極とを有し、前記信号線は、前記ゲート電極上に配置さ
れた層間絶縁膜に形成されたコンタクトホールを介して
前記ソースに接続されてなり、前記ソースとなる第１半
導体膜は前記信号線沿って配置され、隣り合う画素電極
に接続されたソース同士は前記第１半導体膜により接続
されてなることを特徴とする。
ここで、前記画素電極に接続された容量をさらに有
し、前記容量の一方の電極は、前記ドレインとなる第１
半導体膜からなるものであってもよい。
し、前記容量の一方の電極は、前記ドレインとなる第１
半導体膜からなるものであってもよい。
（作用） 隣り合う画素電極に接続されたソース同士が、信号線
に沿って配置された第１半導体膜により接続されている
ので、信号線に断線が発生しても接続が確保され、信号
線としての機能が維持される。また、ソース、ドレイン
となる第１半導体膜と、チャネルとなる第２半導体膜と
が別の膜として形成されているため、ソース及びドレイ
ンの膜厚と、チャネルの膜厚とを異なるように形成する
ことができる。チャネルの膜厚を薄くすることにより、
オン時のインピーダンスを低く、オフ時のインピーダン
スを高くして伝達特性を向上させることができるととも
に、ソース、ドレインの膜厚を厚くしてソースと信号
線、ドレインと画素電極とのコンタクト抵抗を小さくす
ることができる。さらに、ソース、ドレインとチャネル
とを別の半導体膜で形成するため、不純物濃度が異なる
ように設定することができる。即ち、信号線に沿って配
置されるソースとなる第１半導体膜を第２半導体膜より
不純物濃度を高めて、低抵抗化することができる。
に沿って配置された第１半導体膜により接続されている
ので、信号線に断線が発生しても接続が確保され、信号
線としての機能が維持される。また、ソース、ドレイン
となる第１半導体膜と、チャネルとなる第２半導体膜と
が別の膜として形成されているため、ソース及びドレイ
ンの膜厚と、チャネルの膜厚とを異なるように形成する
ことができる。チャネルの膜厚を薄くすることにより、
オン時のインピーダンスを低く、オフ時のインピーダン
スを高くして伝達特性を向上させることができるととも
に、ソース、ドレインの膜厚を厚くしてソースと信号
線、ドレインと画素電極とのコンタクト抵抗を小さくす
ることができる。さらに、ソース、ドレインとチャネル
とを別の半導体膜で形成するため、不純物濃度が異なる
ように設定することができる。即ち、信号線に沿って配
置されるソースとなる第１半導体膜を第２半導体膜より
不純物濃度を高めて、低抵抗化することができる。
画素電極に接続された容量をさらに有する場合は、開
孔率の減少を抑制しつつ、TFTの保持動作を改善するこ
とができる。
孔率の減少を抑制しつつ、TFTの保持動作を改善するこ
とができる。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。第１図は、本発明の第１の実施例による液晶表示
装置の平面構造を示したものである。この実施例では、
TFTはセルフ・アライン構造により形成されている。
する。第１図は、本発明の第１の実施例による液晶表示
装置の平面構造を示したものである。この実施例では、
TFTはセルフ・アライン構造により形成されている。
第６図に示された従来の装置と比較しTFT14のソース
部同志が、ハッチングの施された半導体薄膜17によって
信号線13と平行に接続されている点が異なっている。こ
の第１図のＡ−Ａ線に沿う縦断面を第２図に示す。TFT
基板21とソース部22との間に半導体薄膜17が形成されて
おり、ソース部22同志が相互に電気的に接続されてい
る。これに伴い、走査線12と半導体薄膜17とを電気的に
絶縁する必要が生じ、ゲート絶縁膜23が間に形成されて
いる。
部同志が、ハッチングの施された半導体薄膜17によって
信号線13と平行に接続されている点が異なっている。こ
の第１図のＡ−Ａ線に沿う縦断面を第２図に示す。TFT
基板21とソース部22との間に半導体薄膜17が形成されて
おり、ソース部22同志が相互に電気的に接続されてい
る。これに伴い、走査線12と半導体薄膜17とを電気的に
絶縁する必要が生じ、ゲート絶縁膜23が間に形成されて
いる。
さらに、第１図のＢ−Ｂ線に沿う縦断面を第３図に示
す。これは、TFT14がセルフ・アライン構造の場合に相
当する。第８図に示された従来の装置と同様に、ソース
部22、チャネル部32及びドレイン部33が一体の半導体薄
膜に形成されているが、TFT基板21とソース部22との間
に半導体薄膜17が形成され、同様にドレイン部33との間
に半導体薄膜18が形成されている。
す。これは、TFT14がセルフ・アライン構造の場合に相
当する。第８図に示された従来の装置と同様に、ソース
部22、チャネル部32及びドレイン部33が一体の半導体薄
膜に形成されているが、TFT基板21とソース部22との間
に半導体薄膜17が形成され、同様にドレイン部33との間
に半導体薄膜18が形成されている。
このように、信号線13に断線が生じた場合にもソース
部22同志が半導体薄膜17によって接続されている。この
半導体薄膜17は、信号線13との間にゲート絶縁膜23と層
間絶縁膜24とをはさんで、独立した配線パターンで形成
されていることを考慮すると、信号線13が断線している
同一箇所において半導体薄膜17までが断線する確率は極
めて小さく、無視することができる。これにより、信号
線13に欠陥が生じても救済が可能で、歩留まりが向上す
る。
部22同志が半導体薄膜17によって接続されている。この
半導体薄膜17は、信号線13との間にゲート絶縁膜23と層
間絶縁膜24とをはさんで、独立した配線パターンで形成
されていることを考慮すると、信号線13が断線している
同一箇所において半導体薄膜17までが断線する確率は極
めて小さく、無視することができる。これにより、信号
線13に欠陥が生じても救済が可能で、歩留まりが向上す
る。
一般に、チャネル部32の半導体薄膜の膜厚を薄くする
と、TFT14のオン時のインピーダンスが低く、オフ時の
インピーダンスが高くなって、伝達特性が向上する。し
かし、第８図に示された従来の装置においてチャネル部
32の膜厚を薄くすると、必然的にソース部22及びドレイ
ン部33の膜厚も薄くなり、信号線13及び画素電極11との
コンタクト抵抗が高くなるという問題が生じる。これに
対し本実施例では、ソース部22及びドレイン部33の膜厚
が薄くとも半導体薄膜17及び18が積層されており、コン
タクト抵抗を小さくすることができるため、チャネル部
32の膜厚を薄くして伝達特性を改善することが可能であ
る。
と、TFT14のオン時のインピーダンスが低く、オフ時の
インピーダンスが高くなって、伝達特性が向上する。し
かし、第８図に示された従来の装置においてチャネル部
32の膜厚を薄くすると、必然的にソース部22及びドレイ
ン部33の膜厚も薄くなり、信号線13及び画素電極11との
コンタクト抵抗が高くなるという問題が生じる。これに
対し本実施例では、ソース部22及びドレイン部33の膜厚
が薄くとも半導体薄膜17及び18が積層されており、コン
タクト抵抗を小さくすることができるため、チャネル部
32の膜厚を薄くして伝達特性を改善することが可能であ
る。
ここでソース部22の抵抗は高いが、一画素分のソース
部22同志を接続する上で、選択時間内にビデオ信号を印
加するという信号線としての機能は十分に果たすことが
できる。
部22同志を接続する上で、選択時間内にビデオ信号を印
加するという信号線としての機能は十分に果たすことが
できる。
この第１の実施例のように、TFT14がセルフ・アライ
ン構造の場合には、インピーダンスが高いチャネル部32
とソース部22とが一体をなし、同一の半導体薄膜より成
っている。従って、ソース部22同志を接続するには、本
実施例のようにこの半導体薄膜とは別に不純物濃度の高
い半導体薄膜17を追加するか、あるいは延長した半導体
薄膜に不純物イオンを注入して低抵抗化する必要があ
る。
ン構造の場合には、インピーダンスが高いチャネル部32
とソース部22とが一体をなし、同一の半導体薄膜より成
っている。従って、ソース部22同志を接続するには、本
実施例のようにこの半導体薄膜とは別に不純物濃度の高
い半導体薄膜17を追加するか、あるいは延長した半導体
薄膜に不純物イオンを注入して低抵抗化する必要があ
る。
前者の場合には、半導体薄膜17を形成するための推積
工程やパターニング工程が必要となり、後者の構造では
不純物イオンを注入する工程が増えることになる。
工程やパターニング工程が必要となり、後者の構造では
不純物イオンを注入する工程が増えることになる。
第４図に、本発明の第２の実施例による液晶表示装置
の平面構造を示す。この実施例では、第１の実施例同様
にTFT14のソース部同志が半導体薄膜17で接続されてい
るが、さらにドレインと画素電極11との接続部の半導体
薄膜41が延長されて、前段の信号線12とゲート絶縁膜を
介して重なり合っている点に特徴がある。この信号線12
と半導体薄膜41が重なり合った領域には、保持容量が形
成される。ドレインと画素電極11との間に保持容量を形
成すると、TFT14の各電極間に存在する寄生容量の影響
で、TFT1がオフする瞬間に生じるオフセット電圧が減少
し保持特性や画質の向上がもたらされるが、一般に画素
電極11の開孔率の低下を招く。これに対し、本実施例の
ように半導体薄膜41を延長して形成することにより、開
孔率を殆ど減少させることなく十分な保持容量を形成す
ることができる。
の平面構造を示す。この実施例では、第１の実施例同様
にTFT14のソース部同志が半導体薄膜17で接続されてい
るが、さらにドレインと画素電極11との接続部の半導体
薄膜41が延長されて、前段の信号線12とゲート絶縁膜を
介して重なり合っている点に特徴がある。この信号線12
と半導体薄膜41が重なり合った領域には、保持容量が形
成される。ドレインと画素電極11との間に保持容量を形
成すると、TFT14の各電極間に存在する寄生容量の影響
で、TFT1がオフする瞬間に生じるオフセット電圧が減少
し保持特性や画質の向上がもたらされるが、一般に画素
電極11の開孔率の低下を招く。これに対し、本実施例の
ように半導体薄膜41を延長して形成することにより、開
孔率を殆ど減少させることなく十分な保持容量を形成す
ることができる。
また、TFTをノン・セルフアライン構造で形成する場
合にも、本発明の適用は可能である。この場合の装置
を、第３の実施例として縦断面構造を第５図に示す。第
３図に示された第１の実施例では、ゲート電極12をマス
クとして一体の半導体薄膜のソース部22とドレイン部33
とに不純物イオンを注入しているが、本実施例ではソー
ス部52、ドレイン部53とチャネル部54とを別にパターニ
ングして形成している。他の第１の実施例と同様な構成
要素には、同一の番号を付して説明を省略する。この場
合には、ソース部52の半導体薄膜が直接延長されて、信
号線13と平行に各ソース部同志を接続している。従って
第１の実施例のように、ソース部22の下部に別に半導体
薄膜17を形成する必要がなく、半導体薄膜の堆積及びパ
ターニングの工程が不要となる。
合にも、本発明の適用は可能である。この場合の装置
を、第３の実施例として縦断面構造を第５図に示す。第
３図に示された第１の実施例では、ゲート電極12をマス
クとして一体の半導体薄膜のソース部22とドレイン部33
とに不純物イオンを注入しているが、本実施例ではソー
ス部52、ドレイン部53とチャネル部54とを別にパターニ
ングして形成している。他の第１の実施例と同様な構成
要素には、同一の番号を付して説明を省略する。この場
合には、ソース部52の半導体薄膜が直接延長されて、信
号線13と平行に各ソース部同志を接続している。従って
第１の実施例のように、ソース部22の下部に別に半導体
薄膜17を形成する必要がなく、半導体薄膜の堆積及びパ
ターニングの工程が不要となる。
上述した実施例はいずれも一例であって、本発明を限
定するものではない。半導体薄膜によりソース部同志が
信号線に平行に接続されていればよく、その接続構造は
TFTの形成法によっても異なり、実施例と別構造のもの
であってもよい。
定するものではない。半導体薄膜によりソース部同志が
信号線に平行に接続されていればよく、その接続構造は
TFTの形成法によっても異なり、実施例と別構造のもの
であってもよい。
以上説明したように本発明の液晶表示装置によれば、
隣接する画素電極に接続されたソース同士が信号線に沿
う第１半導体膜により接続されるので、信号線が断線し
ても接続が確保され歩留りの向上及びコスト低減が達成
される。ソース及びドレインとチャネルとを別の半導体
膜で形成するため、チャネルを薄くして伝達特性を向上
させ、ソース及びドレインを厚くしてコンタクト抵抗を
小さくすることができる。また、ソースとなる半導体膜
の不純物濃度をより高めて低抵抗化することが可能であ
る。さらに、画素電極に接続された容量をさらに有する
場合は、開孔率の減少を抑制しつつTFTの保持動作を改
善し、高画質化が可能となる。
隣接する画素電極に接続されたソース同士が信号線に沿
う第１半導体膜により接続されるので、信号線が断線し
ても接続が確保され歩留りの向上及びコスト低減が達成
される。ソース及びドレインとチャネルとを別の半導体
膜で形成するため、チャネルを薄くして伝達特性を向上
させ、ソース及びドレインを厚くしてコンタクト抵抗を
小さくすることができる。また、ソースとなる半導体膜
の不純物濃度をより高めて低抵抗化することが可能であ
る。さらに、画素電極に接続された容量をさらに有する
場合は、開孔率の減少を抑制しつつTFTの保持動作を改
善し、高画質化が可能となる。
第１図は本発明の第１の実施例による固体撮像素子の構
造を示した平面図、第２図は第１図のＡ−Ａ線に沿う縦
断面図、第３図は第１図のＢ−Ｂ線に沿う縦断面図、第
４図は本発明の第２の実施例による固体撮像素子の構造
を示した縦断面図、第５図は本発明の第３の実施例によ
る固体撮像素子の構造を示した平面図、第６図は従来の
固体撮像素子の構造を示した平面図、第７図はＤ−Ｄ線
に沿う縦断面図、第８図はＥ−Ｅ線に沿う縦断面図であ
る。 11…画素電極、12…走査線、13…信号線、14…TFT、15,
16…コンタクトホール、17,18,41…半導体薄膜、21,51
…TFT基板、22,52…ソース部、23…ゲート絶縁膜、24…
層間絶縁膜、32,54…チャネル部、33,53…ドレイン部、
56…ゲート電極。
造を示した平面図、第２図は第１図のＡ−Ａ線に沿う縦
断面図、第３図は第１図のＢ−Ｂ線に沿う縦断面図、第
４図は本発明の第２の実施例による固体撮像素子の構造
を示した縦断面図、第５図は本発明の第３の実施例によ
る固体撮像素子の構造を示した平面図、第６図は従来の
固体撮像素子の構造を示した平面図、第７図はＤ−Ｄ線
に沿う縦断面図、第８図はＥ−Ｅ線に沿う縦断面図であ
る。 11…画素電極、12…走査線、13…信号線、14…TFT、15,
16…コンタクトホール、17,18,41…半導体薄膜、21,51
…TFT基板、22,52…ソース部、23…ゲート絶縁膜、24…
層間絶縁膜、32,54…チャネル部、33,53…ドレイン部、
56…ゲート電極。
Claims (2)
- 【請求項１】一対の基板間に液晶が挟持されてなり、前
記一対の基板の一方の基板上には複数の走査線と、前記
複数の走査線に交差する複数の信号線と、前記走査線及
び信号線に接続された薄膜トランジスタと、前記薄膜ト
ランジスタに接続された画素電極とを有する液晶表示装
置において、 前記薄膜トランジスタは、ソース、ドレインとなる離間
配置された第１半導体膜と、前記離間配置された第１半
導体膜の間及び上に配置されてチャネルとなる第２半導
体膜と、前記第１及び第２半導体膜上に配置されたゲー
ト絶縁膜及びゲート電極とを有し、前記信号線は、前記
ゲート電極上に配置された層間絶縁膜に形成されたコン
タクトホールを介して前記ソースに接続されてなり、前
記ソースとなる第１半導体膜は前記信号線に沿って配置
され、隣り合う画素電極に接続されたソース同士は前記
第１半導体膜により接続されてなることを特徴とする液
晶表示装置。 - 【請求項２】前記画素電極に接続された容量をさらに有
し、前記容量の一方の電極は、前記ドレインとなる第１
半導体膜からなることを特徴とする請求項１に記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22474190A JP3044762B2 (ja) | 1990-08-27 | 1990-08-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22474190A JP3044762B2 (ja) | 1990-08-27 | 1990-08-27 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106532A JPH04106532A (ja) | 1992-04-08 |
| JP3044762B2 true JP3044762B2 (ja) | 2000-05-22 |
Family
ID=16818513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22474190A Expired - Fee Related JP3044762B2 (ja) | 1990-08-27 | 1990-08-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044762B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0843860A (ja) * | 1994-04-28 | 1996-02-16 | Xerox Corp | 低電圧駆動アクティブ・マトリックス液晶ディスプレイにおける電気的に分離されたピクセル・エレメント |
| US5546204A (en) * | 1994-05-26 | 1996-08-13 | Honeywell Inc. | TFT matrix liquid crystal device having data source lines and drain means of etched and doped single crystal silicon |
| JP5032160B2 (ja) * | 2007-03-09 | 2012-09-26 | 三菱電機株式会社 | 表示装置及びその製造方法 |
| JP2009122256A (ja) * | 2007-11-13 | 2009-06-04 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP5674587B2 (ja) * | 2011-08-05 | 2015-02-25 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| JP6392594B2 (ja) | 2014-09-09 | 2018-09-19 | 川崎重工業株式会社 | 遠心クラッチ |
-
1990
- 1990-08-27 JP JP22474190A patent/JP3044762B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106532A (ja) | 1992-04-08 |
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