KR20000028785A - 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법 - Google Patents

전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법 Download PDF

Info

Publication number
KR20000028785A
KR20000028785A KR1019990042337A KR19990042337A KR20000028785A KR 20000028785 A KR20000028785 A KR 20000028785A KR 1019990042337 A KR1019990042337 A KR 1019990042337A KR 19990042337 A KR19990042337 A KR 19990042337A KR 20000028785 A KR20000028785 A KR 20000028785A
Authority
KR
South Korea
Prior art keywords
substrate
gate
electro
type
silicon layer
Prior art date
Application number
KR1019990042337A
Other languages
English (en)
Inventor
야마나카히데오
야모토히사요시
사토유이치
야기하지메
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR20000028785A publication Critical patent/KR20000028785A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Vessels, Lead-In Wires, Accessory Apparatuses For Cathode-Ray Tubes (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)

Abstract

본 발명은 기판에 형성한 단차를 시드로 하여 촉매 CVD법 등에 의하여 단결정 실리콘을 그래포에피택셜 성장시키고, 얻어지는 단결정 실리콘층을 표시부-주변 구동 회로 일체형의 LCD 등의 전기 광학 장치의 듀얼 게이트형 MOSTFT로 사용한다.
이로 인하여, 높은 전자/정공 이동도의 단결정 실리콘 박막을 비교적 저온에서 또한 균일하게 형성하여 고성능 드라이버를 내장한 액티브 매트릭스 기판과, 이것을 사용한 표시용 박막 반도체 장치 등의 전기 광학 장치의 제조를 가능하게 하고, 높은 스위칭 특성과 낮은 리크 전류를 가지는 LDD 구조를 가지는 nMOS 또는 pMOSTFT로 이루어지는 표시부와, 높은 구동 능력을 가지는 CMOS 또는 nMOS 또는 pMOS TFT 또는 이들의 조합으로 이루어지는 주변 구동 회로를 일체화한 구성을 가능하게 하여 고화질, 고정세, 좁은 프레임 에지, 고효율, 큰 화면의 표시 패널을 실현할 수 있고, 또한 왜점이 비교적 낮은 대형 유리 기판이라도 사용할 수 있어, 생산성이 높으며 고가인 제조 설비가 불필요하여 코스트 다운이 가능하게 되고, 또한 문턱값 조정이 용이하여 저저항화에 의한 고속 동작을 가능하게 한다.

Description

전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의 제조 방법 {ELECTRO-OPTICAL APPARATUS, DRIVING SUBSTRATE FOR AN ELECTRO-OPTICAL APPARATUS AND METHOD OF MANUFACTURING THEM}
본 발명은 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의 제조 방법에 관한 것으로, 특히 절연 기판상에 그래포에피택셜 성장(graphoepitaxial growing)시킨 단결정(單結晶) 실리콘층을 능동 영역으로 사용하는 듀얼 게이트형(dual gate type)의 박막 절연 게이트형 전계 효과 트랜지스터(이후, 듀얼 게이트형 MOSTFT라고 함)와 수동 영역을 가지는 액정 표시 장치 등에 적합한 구조 및 방법에 관한 것이다.
액티브 매트릭스형의 액정 표시 장치로, 아몰퍼스 실리콘을 TFT로 사용한 표시부와 외부 구동 회로용 IC를 가지는 것이나, 고상(固相) 성장법에 의한 다결정(多結晶) 실리콘을 TFT로 사용한 표시부와 구동 회로 일체형(일본국 특개평(特開平) 6-242433호 공보), 액시머 레이저 어닐링(excimer laser annealing)을 행한 다결정 실리콘을 TFT로 사용한 표시부와 구동 회로 일체형(일본국 특개평 7-131030호 공보) 등이 알려져 있다.
그러나, 상기한 종래의 아몰퍼스 실리콘 TFT는 생산성은 양호하지만, 전자 이동도는 0.5∼1.0㎠／v·sec 전후로 낮으므로 p채널의 MOSTFT(이후, pMOSTFT라고 함)를 만들 수 없다. 따라서, pMOSTFT를 사용한 주변 구동부를 표시부와 동일한 유리 기판상에 형성할 수 없으므로, 드라이버 IC는 외부에 부착되고 TAB 방식 등에 의하여 실장(實裝)되므로 코스트 다운이 어렵다. 또, 이로 인하여 고정세화(高精細化)에는 한계가 있다. 또한, 전자 이동도는 0.5∼1.0㎠／v·sec 전후로 낮으므로 충분한 온(ON) 전류를 취할 수 없고, 표시부로 사용한 경우 트랜지스터 사이즈가 필연적으로 커져 화소의 높은 개구율(開口率)을 이루는 데 불리하다.
또, 상기한 종래의 다결정 실리콘 TFT의 전자 이동도는 70∼100㎠／v·sec로 고정세화에도 대응할 수 있으므로 최근에는 구동 회로 일체형의 다결정 실리콘 TFT를 사용한 LCD(액정 표시 장치)가 주목받고 있다. 그러나, 15인치 이상의 대형 LCD의 경우에는 다결정 실리콘의 전자 이동도는 70∼100㎠／v·sec이므로 구동 능력이 부족하고, 결국 외부에 부착되는 구동 회로용 IC가 필요하게 된다.
또, 고상 성장법에 의하여 형성된 다결정 실리콘을 사용하는 TFT에서는 600℃ 이상에서 십수 시간의 어닐링과 약 1000℃의 열 산화에 의한 게이트 SiO2의 형성이 필요하므로 반도체 제조 장치를 채용하지 않을 수 없다. 이로 인하여, 웨이퍼 사이즈 8∼12인치ø가 한계이고, 고내열성이며 고가인 석영 유리의 채용이 부득이하게 되어 코스트 다운이 어렵다. 따라서, EVF나 데이터／AV 프로젝터 용도에 한정되어 있다.
또한, 상기한 종래의 액시머 레이저 어닐링에 의한 다결정 실리콘 TFT에서는 액시머 레이저 출력의 안정성, 생산성, 대형화에 의한 장치 가격의 상승, 수율(yield)／품질 저하 등의 문제가 산적해 있다.
특히 가로 세로 1m의 대형 유리 기판에서는 상기한 문제가 커져 점차 성능／품질 향상과 코스트 다운이 어려워진다.
본 발명의 목적은 특히 주변 구동 회로부에서, 높은 전자(電子)／정공(正孔) 이동도의 단결정 실리콘층을 비교적 저온에서 또한 균일하게 형성하여 고성능 드라이버를 내장한 액티브 매트릭스 기판과 이것을 사용한 표시용 박막 반도체 장치 등의 전기 광학 장치의 제조를 가능하게 하고, 높은 스위칭 특성과 낮은 리크 전류를 가지는 LDD(lightly doped drain) 구조의 n채널의 MOSTFT(이후, nMOSTFT라고 함) 또는 pMOSTFT 또는 높은 구동 능력을 가진 상보형(相補型) 박막 절연 게이트 전계 효과 트랜지스터(이후, cMOSTFT라고 함)로 이루어지는 표시부와, 이 cMOSTFT 또는 nMOSTFT 또는 pMOSTFT 또는 이들의 조합으로 이루어지는 주변 구동 회로를 일체화한 구성을 가능하게 하여 고화질, 고정세, 좁은 프레임 에지, 고효율, 큰 화면의 표시 패널을 실현할 수 있고, 또한 왜점(歪點)이 비교적 낮은 대형 유리 기판이라도 사용할 수 있어, 생산성이 높으며 고가인 제조 설비가 불필요하여 코스트 다운이 가능하게 되고, 또한 문턱값 조정이 용이하여 저저항화에 의한 고속 동작과 대화면화(大畵面化)를 가능하게 함에 있다.
도 1 (1) 내지 1 (3)은 본 발명의 제1 실시예에 의한 LCD(액정 표시 장치)의 제조 프로세스를 공정순으로 도시한 단면도.
도 2 (4) 내지 2 (6)은 상기 제1 실시예에 의한 LCD 제조 프로세스를 공정순으로 도시한 단면도.
도 3 (7) 내지 3 (9)는 상기 제1 실시예에 의한 LCD 제조 프로세스를 공정순으로 도시한 단면도.
도 4 (10) 내지 4 (12)는 상기 제1 실시예에 의한 LCD 제조 프로세스를 공정순으로 도시한 단면도.
도 5 (13) 내지 5 (15)는 상기 제1 실시예에 의한 LCD 제조 프로세스를 공정순으로 도시한 단면도.
도 6 (16) 내지 6 (18)은 상기 제1 실시예에 의한 LCD 제조 프로세스를 공정순으로 도시한 단면도.
도 7은 상기 제1 실시예에 의한 LCD의 주요부 단면도.
도 8은 상기 제1 실시예에 의한 LCD의 제조에 사용하는 촉매 CVD 장치의 개략도.
도 9 (A) 및 9 (B)는 비정질 기판 상의 실리콘 결정의 성장 상황을 설명하기 위한 개략적인 사시도.
도 10 (A) 내지 10 (F)는 그래포에피택셜 성장 기술에서의 각종 단차 형상과 실리콘 성장 결정 방위를 도시한 개략적 단면도.
도 11의 본 발명의 제1 실시예에 의한 LCD 전체의 개략적인 레이아웃을 도시한 사사도.
도 12는 상기 제1 실시예에 의한 LCD의 등가 회로도.
도 13은 상기 제1 실시예에 의한 LCD의 개략적인 구성도.
도 14 (16) 내지 14 (18)은 본 발명의 제2 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 15는 상기 제2 실시예에 의한 LCD의 주요부 단면도.
도 16 (15) 내지 16 (18)은 상기 제2 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 17 (A) 내지 17 (C)는 본 발명의 제3 실시예에 의한 LCD의 주요부 단면도.
도 18 (1) 내지 18 (3)은 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 19 (4) 내지 19 (6)은 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 20 (7) 내지 20 (10)은 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 21 (11) 내지 21 (14)는 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 22 (3) 내지 22 (5)는 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 23 (6) 내지 23 (9)는 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 24 (10) 내지 24 (13)은 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 25 (14) 내지 25 (16)은 상기 제3 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 26 (6) 및 26 (7)은 본 발명의 제4 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 27 (8) 내지 27 (10)은 상기 제4 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 28 (11) 및 28 (12)는 상기 제4 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 29 (5) 및 29 (6)은 상기 제4 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 30 (7) 내지 30 (9)는 상기 제4 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 31 (10) 내지 31 (12)는 상기 제4 실시예에 의한 LCD의 제조 프로세스를 공정순으로 도시한 단면도.
도 32 (A) 내지 32 (C)는 상기 제4 실시예에 의한 LCD 제조 시의 주요부 단면도.
도 33 (A) 및 33 (B)는 상기 제4 실시예에 의한 LCD 제조 시의 주요부 단면도.
도 34 (A) 내지 34 (E)는 본 발명의 제5 실시예에 의한 LCD의 각종 TFT를 도시한 평면도 또는 단면도.
도 35 (A) 내지 35 (C)는 상기 제5 실시예에 의한 LCD 제조 시의 각종 TFT를 도시한 단면도.
도 36은 상기 제5 실시예에 의한 LCD의 주요부 단면도.
도 37은 본 발명의 제6 실시예에 의한 LCD의 주요부 단면도 또는 평면도.
도 38 (A) 및 38 (B)는 상기 제6 실시예에 의한 LCD의 각종 TFT의 주요부 단면도.
도 39는 상기 제6 실시예에 의한 LCD의 TFT의 등가 회로도.
도 40 (A) 및 40 (B)는 본 발명의 제7 실시예에 의한 LCD의 TFT의 주요부 단면도.
도 41은 본 발명의 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 42는 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 43은 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 44는 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 45는 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 46은 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 47은 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 48은 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 49는 상기 제8 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 50 (A) 내지 50 (C)는 본 발명의 제9 실시예에 의한 LCD의 개략적인 레이아웃 도면.
도 51은 상기 제9 실시예에 의한 LCD의 각 부 TFT의 조합을 도시한 도면.
도 52는 본 발명의 제10 실시예에 의한 디바이스의 개략적인 레이아웃 도면.
도 53 (A) 및 53 (B)는 본 발명의 제11 실시예에 의한 EL 및 FED의 주요부 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1：유리(또는 석영) 기판, 4：단차, 7：단결정 실리콘층, 9：Mo-Ta 층, 11, 71：게이트 전극, 12：게이트 산화막, 14, 17：N형 불순물 이온, 15：LDD부, 18, 19：N+형 소스 또는 드레인 영역, 21：P형 불순물 이온, 22, 23：P+형 소스 또는 드레인 영역, 25, 36：절연막, 26, 27, 31, 41：전극, 28：평탄화막, 28A：조면(요철), 29：반사막(또는 전극), 30：LCD(TFT) 기판, 33, 34：배향막, 35：액정, 37, 46：유리 필터 층, 43：블랙 마스크 층, 72：SiN 막, 73：SiO2막, 100：수소화 규소 가스, 101：퇴적실, 103：촉매체, 104：외부 가열 수단
즉, 본 발명은 화소 전극(예를 들면 매트리스형으로 배열된 복수의 화소 전극)이 배설된 표시부와, 이 표시부 주변에 배설된 주변 구동 회로부를 제1 기판(즉 구동용 기판, 이하 동일함)상에 가지고, 이 제1 기판과 제2 기판(즉 대향 기판, 이하 동일함) 사이에 액정 등의 소정의 광학 재료를 개재시켜 이루어지는 전기 광학 장치 및 이 전기 광학 장치용 구동 기판에 있어서,
상기 제1 기판의 한쪽의 면상에 게이트 전극과 게이트 절연막으로 이루어지는 게이트부가 형성되고,
상기 제1 기판의 상기 한쪽의 면상에 단차(段差)가 형성되고,
이 단차 및 상기 게이트부를 포함하는 상기 제1 기판 상에 단결정 실리콘층이 형성되고,
이 단결정 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 상기 채널 영역의 상부 및 하부에 상기 게이트부를 각각 가지는 듀얼 게이트형의 제1 박막 트랜지스터가 상기 주변 구동 회로부의 최소한 일부를 구성하고 있는
것을 특징으로 하는 전기 광학 장치 및 이 전기 광학 장치용 구동 기판에 관한 것이다. 그리고, 본 발명에서 상기 박막 트랜지스터란 전계 효과 트랜지스터(FET)(이것에는 MOS형과 접합형이 있지만, 어느 것이라도 됨)와 바이폴라 트랜지스터가 있지만, 본 발명은 어느 트랜지스터에나 적용할 수 있다.
또, 본 발명은 이 전기 광학 장치 및 그 구동 기판을 효과적으로 제조하는 방법으로서, 화소 전극이 배설된 표시부와, 이 표시부 주변에 배설된 주변 구동 회로부를 제1 기판 상에 가지고, 이 제1 기판과 제2 기판 사이에 소정의 광학 재료를 개재시켜 이루어지는 전기 광학 장치 및 그 구동 기판의 제조 방법에 있어서,
상기 제1 기판 기판의 한쪽의 면상에 게이트 전극과 게이트 절연막으로 이루어지는 게이트부를 형성하는 공정과,
상기 제1 기판의 상기 한쪽의 면상에 단차를 형성하는 공정과,
상기 단차 및 상기 게이트부를 포함하는 상기 제1 기판상에, 촉매 CVD법 또는 고밀도 플라즈마 CVD법 등에 의하여 상기 단차를 시드(seed)로 하여 단결정 실리콘층을 그래포에피택셜 성장시키는 공정과,
이 단결정 실리콘층에 소정의 처리를 행하여 채널 영역, 소스 영역 및 드레인 영역을 형성하는 공정과,
상기 채널 영역의 상부 및 하부에 게이트부를 각각 가지고, 상기 주변 구동 회로부의 최소한 일부를 구성하는 듀얼 게이트형의 제1 박막 트랜지스터를 형성하는 공정
을 가지는 것을 특징으로 하는, 전기 광학 장치 및 그 구동 기판의 제조 방법도 제공하는 것이다.
본 발명에 의하면, 기판에 형성한 상기 단차를 시드로 하여 촉매 CVD법, 고밀도 플라즈마 CVD법 등에 의한 그래포에피택셜 성장으로 단결정 실리콘층을 형성하고, 이것을 액티브 매트릭스 기판 등의 구동 기판의 주변 구동 회로의 듀얼 게이트형 MOSTFT나 표시부－주변 구동 회로 일체형의 LCD 등의 전기 광학 장치의 주변 구동 회로의 듀얼 게이트형 MOSTFT 등에 사용하고 있으므로, 다음의 (A)∼(G)에 도시한 현저한 작용 효과를 얻을 수 있다.
(A) 소정 형상／치수의 단차를 기판상에 형성하고, 그 단차의 저변(底邊)의 각(저각(底角))을 시드로 하여 그래포에피택셜 성장시킴으로써, 540㎠／v·sec 이상의 높은 전자 이동도의 단결정 실리콘층이 얻어지므로, 고성능 드라이버를 내장한 표시용 박막 반도체 장치 등의 전기 광학 장치의 제조가 가능하게 된다. 이 경우, 단면(斷面)에서 저면(底面)에 대하여 측면이 직각 형상 또는 하단(下端) 측으로 바람직하게는 90° 이하의 저각을 이루도록 경사 형상이 되는 요부(凹部)로 상기 단차가 형성되는 것이 바람직하다.
(B) 특히, 이 단결정 실리콘층은 종래의 아몰퍼스 실리콘층이나 다결정 실리콘층에 비하여, 단결정 실리콘 기판과 동등한 높은 전자／정공 이동도를 나타내므로 이에 따른 단결정 실리콘 듀얼 게이트형 MOSTFT는 높은 스위칭 특성(더 바람직하게는 전계 강도를 완화하여 저 리크 전류화하는 LDD 구조)을 가지는 nMOS 또는 pMOSTFT 또는 cMOSTFT로 이루어지는 표시부와, 높은 구동 능력을 가지는 cMOS 또는 nMOS, pMOS TFT 또는 이들의 조합으로 이루어지는 주변 구동 회로부를 일체화한 구성이 가능하게 되어 고화질, 고정세, 좁은 프레임 에지, 고효율, 큰 화면의 표시 패널이 실현된다. 특히, 다결정 실리콘으로는 LCD용 TFT로, 높은 정공 이동도의 pMOSTFT는 형성하기 어렵지만, 본 발명에 의한 단결정 실리콘층은 정공으로도 충분히 높은 이동도를 나타내므로 전자와 정공을 각각 단독이나 또는 양쪽을 조합하여 구동하는 주변 구동 회로를 제작할 수 있고, 이것을 nMOS 또는 pMOS 또는 cMOS의 LDD 구조의 표시부용 TFT와 일체화한 패널을 실현할 수 있다. 또, 소형 내지 중형 패널의 경우에는 주변의 한 쌍의 수직 구동 회로의 한쪽을 생략할 수 있는 가능성이 있다.
(C) 특히, 주변 구동 회로에 듀얼 게이트형 MOSTFT를 사용하고 있으므로, 싱글 게이트형의 TFT에 비하여 1.5∼2배 높은 구동 능력을 가지는 cMOS, nMOS 또는 pMOS TFT를 구성할 수 있어, 보다 고성능이며 구동 능력이 큰 TFT가 제공되고, 특히 주변 구동 회로의 일부에 큰 구동 능력을 가지는 TFT가 필요한 경우에는 적합하게 된다. 예를 들면, 주변의 한 쌍의 수직 구동 회로의 한쪽을 생략할 수 있을 뿐 아니라, 본 발명을 LCD 이외의 전기 광학 장치로서 유기 EL이나 FED 등에 적용하는 경우에 유리하다고 생각된다. 또, 듀얼 게이트 구조는 상하 게이트부의 선택에 의하여 톱 게이트형(top gate type)이나 보텀 게이트형(bottom gate type)으로도 용이하게 변경할 수 있고, 또 상하 게이트부의 어느 하나가 동작이 불가능하게 되어도 다른 한쪽 게이트부를 사용할 수 있다는 것도 이점이다.
(D) 그리고, 상기한 단차를 그래포에피택셜 성장의 시드로 사용하고, 또한 이 단차상에 촉매 CVD법(촉매를 사용한 화학적 기상(氣相) 성장：기판 온도 200∼800℃, 특히, 300∼400℃) 등의 저온 막 형성 기술로 단결정 실리콘층을 형성할 수 있으므로, 기판상에 저온으로 단결정 실리콘층을 균일하게 형성할 수 있다. 따라서, 왜점이 비교적 낮은 유리 기판이나 내열성 유기 기판 등의 입수하기 쉽고 저코스트이며 물성도 양호한 기판을 사용할 수 있고, 또 기판의 대형화도 가능하게 된다.
(E) 고상 성장법의 경우와 같은 중온(中溫)에서 장시간(약 600℃, 십수 시간)의 어닐링이나 액시머 레이저 어닐링이 불필요하게 되므로, 생산성이 높으며 고가인 제조 설비가 불필요하여 코스트 다운이 가능하게 된다.
(F) 이 그래포에피택셜 성장에서는 촉매 CVD 등의 가스 조성비, 기판 가열 온도, 냉각 속도 등의 조정에 의하여 광범위한 P형 또는 N형 등의 도전형과 고이동도를 가지는 단결정 실리콘층이 용이하게 얻어지므로, Vth(문턱값) 조정이 용이하고 저저항화에 의한 고속 동작이 가능하다.
(G) 또, 촉매 CVD 등에 의한 단결정 실리콘의 형성 시에 Ⅲ족 또는 Ⅴ족의 불순물 원소(붕소, 인, 안티몬, 비소, 비스머스(bismuth), 알루미늄 등)를 도핑 가스로부터 개별적으로 적량(適量) 도핑해 두면, 그래포에피택셜 성장에 의한 단결정 실리콘층의 불순물 종류 및／또는 그 농도, 즉 P형／N형의 도전형 및／또는 캐리어 농도를 임의로 제어할 수 있다.
본 발명에서는 상기 단차를 단면에서 저면에 대하여 측면이 직각 형상 또는 하단 측으로 바람직하게는 90° 이하의 저각을 이루도록 경사 형상이 되는 요부로 하여, 절연 기판 또는 그 위의 확산 배리어(diffusion barrier), 예를 들면 실리콘 나이트라이드(이후, SiN이라고 함) 등의 막(또는 이들 양쪽)에 형성하고, 이 단차를 상기 단결정 실리콘층의 그래포에피택셜 성장 시의 시드로 하는 것이 바람직하다. 이 단차는 상기 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변을 따라 형성하는 것이 바람직하다. 또, 수동 소자, 예를 들면 저항을 상기 단결정 실리콘층으로 형성하는 경우, 저항이 형성되는 소자 영역의 최소한 일변을 따라 상기 단차가 형성되어 있는 것이 바람직하다.
이 경우, 상기 MOSTFT와 같은 제1 박막 트랜지스터를 상기 단차에 의한 기판 요부 내에 설치할 수도 있지만, 요부 외 또는 이들 양쪽에 기판 상으로 설치해도 된다.
상기 단차를 리액티브 이온 에칭(reactive ion etching) 등의 드라이 에칭에 의하여 형성하고, 상기 단결정 실리콘층을 촉매 CVD법(기판 온도 약 200∼800℃)으로 형성할 수 있다. 기판의 가열은 전기로(電氣爐)나 램프 등을 사용하여 기판 전체를 균일하게 가열하는 방법 이외에, 광 레이저, 전자 빔 등에 의하여 소정의 장소만을 국부적으로 가열하는 방법도 가능하다.
상기 촉매 CVD법에 의한 상기 단결정 실리콘층의 형성에서는, 수소화 규소를 주성분으로 하는 가스를 예를 들면 800∼2000℃(융점 미만)으로 가열된 촉매체에 접촉시켜 분해시키고 상기 기판상에 상기 단결정 실리콘층을 퇴적시킬 수 있다.
이 경우, 상기 수소화 규소로 모노실란(monosilane), 디실란(disilane), 트리실란(trisilane) 및 테트라실란(tetrasilane) 등의 실란계 가스를 사용하고, 상기 촉매체로 텅스텐, 산화 토륨(thorium oxide)을 함유하는 텅스텐, 몰리브덴(molybdenum), 백금, 팔라듐(palladium), 실리콘, 알루미나(alumina), 금속을 부착한 세라믹스 및 탄화규소로 이루어지는 그룹에서 선택된 최소한 1종의 재료를 사용할 수도 있다.
본 발명의 방법에서는, 기판으로 절연 기판, 특히 왜점이 낮은 유리 기판이나 내열성(耐熱性) 유기 기판을 사용하므로 대형 유리 기판(예를 들면 1㎡ 이상)상에 단결정 실리콘층을 제작하는 것이 가능하지만, 촉매 CVD에서 기판 온도가 상기한 바와 같이 낮으므로, 유리 기판으로 왜점이 470∼670℃로 낮은 유리를 사용할 수 있다. 이와 같은 기판은 저가이고 박판화가 용이하며, 롤링된 긴 유리판을 제작할 수 있다. 이것을 사용하여 롤링된 긴 유리판이나 내열성 유기 기판상에 상기 방법에 의하여 그래포에피택셜 성장에 의한 단결정 실리콘 박막을 연속 또는 비연속으로 제작할 수 있다.
이와 같이, 왜점이 낮은 유리의 상층으로는 이 유리 내부로부터 그 구성 원소가 확산되기 쉬우므로, 이것을 억제할 목적으로 확산 배리어층의 박막(예를 들면 SiN：두께 약 50∼200nm 정도)을 형성하는 것이 바람직하다.
상기의 촉매 CVD 공정에서, 공급 가스 중에 PH3나 B2H6등의 도핑 가스를 혼합해 두면 단결정 실리콘층을 N형 또는 P형화하고, nMOSTFT 또는 pMOSTFT를 만들 수 있다. 이로 인하여, cMOSTFT도 만들 수 있게 된다.
이와 같이, 기판상에 그래포에피택셜 성장한 상기 단결정 실리콘층을 주변 구동 회로의 최소한 일부를 구성하는 듀얼 게이트형 MOSTFT의 채널 영역, 소스 영역 및 드레인 영역에 적용하고, 이들 각 영역의 불순물 종류 및／또는 그 농도를 제어할 수 있다.
상기 주변 구동 회로부 및 상기 표시부의 박막 트랜지스터가 n채널형, P채널형 또는 상보형의 절연 게이트 전계 효과 트랜지스터를 구성하고, 예를 들면 상보형과 n채널형의 조(組), 상보형과 p채널형의 조, 또는 상보형과 n채널형과 p채널형의 조로 이루어질 수도 있다. 또, 상기 주변 구동 회로부 및／또는 상기 표시부의 박막 트랜지스터의 최소한 일부가 LDD 구조를 가지고 있는 것이 바람직하다. 그리고, LDD 구조는 게이트와 드레인 사이 뿐 아니라, 게이트와 소스 사이 또는 게이트와 소스 사이 및 게이트와 드레인 사이에 설치할 수도 있다(이것을 더블 LDD라고 함).
특히, 상기 MOSTFT는 표시부에서, nMOS 또는 pMOS 또는 cMOS의 LDD형 TFT를 구성하고, 또 주변 구동 회로부에서는 cMOS 또는 nMOS 또는 pMOS TFT 또는 이들의 조합으로 구성하는 것이 바람직하다.
그리고, 상기 MOSTFT를 상기 단차에 의한 기판 요부 내 및／또는 기판 요부 외의 요부 부근에 설치해도 된다.
이 경우, 상기 제1 기판의 한쪽의 면상에 단차를 형성하고, 이 단차를 포함하는 상기 기판상에 단결정, 다결정 또는 아몰퍼스 실리콘층을 형성하고, 상기 제2 박막 트랜지스터를 상기 단결정, 다결정 또는 아몰퍼스 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 상기 채널 영역의 상부 및／또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형으로 해도 된다.
이 경우에도, 단면에서 저면에 대하여 측면이 직각 형상 또는 하단 측으로 바람직하게는 90° 이하의 저각을 이루도록 경사 형상이 되는 요부로 하여 상기와 동일한 상기 단차를 형성하고, 이 단차를 상기 단결정 실리콘층의 그래포에피택셜 성장 시의 시드로 한다.
상기 제2 박막 트랜지스터는 상기 제1 기판 및／또는 그 위의 막에 형성한 상기 단차에 의한 기판 요부 내 및／또는 외에 설치하고, 상기 제1 박막 트랜지스터와 동일하게 그래포에피택셜 성장에 의한 단결정 실리콘층을 사용하여 그 소스, 드레인, 채널의 각 영역을 형성해도 된다.
이 제2 박막 트랜지스터에서도, 상기한 바와 동일하게 상기 단결정, 다결정 또는 아몰퍼스 실리콘층의 Ⅲ족 또는 Ⅴ족의 불순물 종류 및／또는 그 농도를 제어하거나, 상기 단차를 상기 제2 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변을 따라 형성해도 된다. 또, 상기 단결정, 다결정 또는 아몰퍼스 실리콘층 하의 게이트 전극을 그 측단부(側端部)에서 사다리꼴 형상으로 하는 것이 바람직하다. 상기 제1 기판과 상기 단결정, 다결정 또는 아몰퍼스 실리콘층 사이에 확산 배리어층을 설치해도 된다.
상기 제1 및／또는 제2 박막 트랜지스터의 소스 또는 드레인 전극을 상기 단차를 포함하는 영역상에 형성하는 것이 바람직하다.
상기 제1 박막 트랜지스터를, 채널 영역의 상부 및／또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형 중에서 선택된 최소한 듀얼 게이트형으로 하고, 또한 표시부에서 화소 전극을 스위칭하는 스위칭 소자를 상기 톱 게이트형, 상기 보텀 게이트형 또는 상기 듀얼 게이트형의 제2 박막 트랜지스터로 해도 된다.
이 경우, 채널 영역의 하부에 설치된 게이트 전극을 내열성 재료로 형성하거나, 상기 제2 박막 트랜지스터의 상부 게이트 전극과 상기 제1 박막 트랜지스터의 게이트 전극을 공통 재료로 형성할 수도 있다.
상기 주변 구동 회로부에서, 상기 제1 박막 트랜지스터 이외에, 다결정 또는 아몰퍼스 실리콘층을 채널 영역으로 하고, 이 채널 영역의 상부 및／또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형의 박막 트랜지스터, 또는 상기 단결정 실리콘층 또는 다결정 실리콘층 또는 아몰퍼스 실리콘층을 사용한 다이오드, 저항, 커패시턴스, 인덕턴스 소자 등을 설치해도 된다.
상기 주변 구동 회로부 및／또는 상기 표시부의 박막 트랜지스터를 싱글 게이트 또는 멀티 게이트로 구성해도 된다.
상기 주변 구동 회로부 및／또는 상기 표시부의 n 또는 p채널형의 박막 트랜지스터가 듀얼 게이트형일 때는 상부 또는 하부 게이트 전극을 전기적으로 오픈으로 하거나, 또는 임의의 부(負)전압(n채널형의 경우) 또는 정(正)전압(p채널형의 경우)을 인가하고, 보텀 게이트형 또는 톱 게이트형의 박막 트랜지스터로서 동작하는 것이 바람직하다.
상기 주변 구동 회로부의 박막 트랜지스터를 n채널형, p채널형 또는 상보형의 상기 제1 박막 트랜지스터로 하고, 상기 표시부의 박막 트랜지스터를, 단결정 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형으로, 다결정 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형으로 하고, 아몰퍼스 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형으로 할 수도 있다.
본 발명에서, 상기 단결정 실리콘층의 성장 후 이 단결정 실리콘층상에 게이트 절연막과 게이트 전극으로 이루어지는 상부 게이트부를 형성하고, 이 상부 게이트부를 마스크로 하여 상기 단결정 실리콘층에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 도입하여 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역을 형성할 수도 있다.
또, 상기 제2 박막 트랜지스터가 보텀 게이트형 또는 듀얼 게이트형일 때는, 상기 채널 영역의 하부에 내열성 재료로 이루어지는 하부 게이트 전극을 설치하고, 이 게이트 전극상에 게이트 절연막을 형성하여 하부 게이트부를 형성한 후, 상기 단차의 형성 공정을 포함하여 상기 제1 박막 트랜지스터와 공통의 공정을 거쳐 상기 제2 박막 트랜지스터를 형성할 수 있다. 이 경우, 상기 제2 박막 트랜지스터의 상부 게이트 전극과 상기 제1 박막 트랜지스터의 게이트 전극을 공통의 재료로 형성할 수 있다.
또, 상기 하부 게이트부상에 상기 단결정 실리콘층을 형성한 후, 이 단결정 실리콘층에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 도입하고, 소스 및 드레인 영역을 형성한 후에 활성화 처리를 행할 수 있다.
또, 상기 단결정 실리콘층의 형성 후에 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 상기 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입 후에 상기 활성화 처리를 행하고, 게이트 절연막의 형성 후에 상기 제1 박막 트랜지스터의 상부 게이트 전극과, 필요하면 상기 제2 박막 트랜지스터의 상부 게이트 전극을 형성할 수도 있다.
상기 제2 박막 트랜지스터가 톱 게이트형 일 때, 상기 단결정 실리콘층의 형성 후에 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 상기 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입 후에 활성화 처리를 행하고, 그 후에 상기 제1 및 제2 박막 트랜지스터의 게이트 절연막과 게이트 전극으로 이루어지는 각 게이트부를 형성할 수 있다.
또는, 상기 제2 박막 트랜지스터가 톱 게이트형 일 때, 상기 단결정 실리콘층의 형성 후에 상기 제1 및 제2 박막 트랜지스터의 각 게이트 절연막과 내열성 재료로 이루어지는 각 게이트 전극을 형성하여 각 게이트부를 형성하고, 이들의 게이트부 및 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 상기 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입 후에 활성화 처리를 행할 수도 있다.
또, 상기 LDD 구조를 형성할 때 사용한 레지스트 마스크를 남기고 이것을 덮는 레지스트 마스크를 사용하여 소스 영역 및 드레인 영역 형성용의 이온 주입을 행할 수도 있다.
또, 상기 기판을 광학적으로 불투명 또는 투명으로 하고, 반사형 또는 투과형의 표시부용 화소 전극을 설치할 수도 있다.
상기 표시부가 상기 화소 전극과 칼라 필터층의 적층 구조를 가지고 있으면 표시 어레이부상에 칼라 필터를 만들어 넣음으로써, 표시 패널의 개구율, 휘도 등의 개선을 비롯하여, 칼라 필터 기판의 생략, 생산성 개선 등에 의한 코스트 다운이 실현된다.
이 경우, 상기 화소 전극이 반사 전극일 때는 수지막에 최적인 반사 특성과 시야각 특성을 얻기 위한 요철을 형성하고, 이 위에 화소 전극을 설치하고, 또 상기 화소 전극이 투명 전극일 때는 투명 평탄화막에 의하여 표면을 평탄화하고, 이 평탄화면상에 화소 전극을 설치하는 것이 바람직하다.
상기 표시부는 상기 MOS TFT에 의한 구동으로 발광 또는 조광(調光)을 행하도록 구성하고, 예를 들면 액정 표시 장치(LCD), 일렉트로루미네센스(electro-luminescent) 표시 장치(EL) 또는 전계 방출형 표시 장치(FED), 발광 폴리머 표시 장치(LEPD), 발광 다이오드 표시 장치(LED) 등으로 구성할 수도 있다. 이 경우, 상기 표시부에 복수의 상기 화소 전극을 매트릭스형으로 배열하고, 이들 화소 전극 각각에 상기 스위칭 소자를 접속할 수도 있다.
다음에, 본 발명을 바람직한 실시예에 따라 더 상세하게 설명한다.
〈제1 실시예〉
도 1∼도 12는 본 발명의 제1 실시예를 도시한 것이다.
본 실시예는 내열성 기판에 설치한 전술한 단차(요부)를 시드로 하여 촉매 CVD법에 의하여 단결정 실리콘층을 저온 그래포에피택셜 성장시키고, 이것을 사용하여 듀얼 게이트형 MOSTFT를 주변 구동 회로부에 구성한 액티브 매트릭스 반사형 액정 표시 장치(LCD)에 관한 것이다. 먼저, 이 반사형 LCD의 전체 레이아웃을 도 10∼도 12를 참조하여 설명한다.
도 11에 도시한 바와 같이, 이 액티브 매트릭스 반사형 LCD는 주기판(主基板)(1)(이것은 액티브 매트릭스 기판을 구성함)과 대향 기판(32)을 스페이서(미도시)를 개재하여 접합한 플랫 패널 구조로 이루어지고, 양 기판(1, 32) 사이에 액정(여기에서는 미도시)이 실링(sealing)되어 있다. 주기판(1)의 표면에는 매트릭스형으로 배열한 화소 전극(29 (또는 41))과, 이 화소 전극을 구동하는 스위칭 소자로 이루어지는 표시부 및 이 표시부에 접속되는 주변 구동 회로부가 설치되어 있다.
표시부의 스위칭 소자는 본 발명에 의한 nMOS 또는 pMOS 또는 cMOS의 LDD 구조의 톱 게이트형 MOSTFT로 구성된다. 또, 주변 구동 회로부에도 회로 요소로서 본 발명에 의한 듀얼 게이트형 MOSTFT의 cMOS 또는 nMOS 또는 pMOSTFT 또는 이들의 조합으로 형성되어 있다. 그리고, 한쪽의 주변 구동 회로부는 데이터 신호를 공급하여 각 화소의 TFT를 수평 라인마다 구동하는 수평 구동 회로이고, 또 다른 쪽의 주변 구동 회로부는 각 화소의 TFT의 게이트를 주사(走査) 라인마다 구동하는 수직 구동 회로이며, 통상은 표시부의 양변에 각각 설치된다. 이들 구동 회로는 점(點) 순차 아날로그 방식, 선(線) 순차 디지털 방식 어느 것으로나 구성할 수 있다.
도 12에 도시한 바와 같이, 직교하는 게이트 버스 라인과 데이터 버스 라인의 교차부에 상기 TFT가 배치되고, 이 TFT를 통하여 액정 용량(CLC)에 화상 정보를 기입하고, 다음 정보가 올 때까지 전하를 유지한다. 이 경우, TFT의 채널 저항만으로 유지시키기에는 충분하지 못하므로, 이를 보상하기 위하여 액정 용량과 병렬로 축적 용량(보조 용량)(CS)을 부가하고, 리크 전류에 의한 액정 전압의 저하를 보상해도 된다. 이러한 LCD용 TFT에서는 화소부(표시부)에 사용하는 TFT의 특성과 주변 구동 회로에 사용하는 TFT의 특성에서는 요구 성능이 상이하고, 특히 화소부의 TFT에서는 오프 전류의 제어, 온 전류의 확보가 중요한 문제가 된다. 이로 인하여, 표시부에는 후술하는 바와 같은 LDD 구조의 TFT를 설치함으로써 게이트와 드레인 간에 전계가 걸리기 어려운 구조로 만들어 채널 영역에 걸리는 실효성이 있는 전계를 저감시키고, 오프 전류를 저감시키고, 특성의 변화도 작게 할 수 있다. 그러나, 프로세스적으로는 복잡하게 되고 소자 사이즈도 커지며 또한 온 전류가 저하되는 등의 문제도 발생하므로 각각의 사용 목적에 맞춘 최적 설계가 필요하다.
그리고, 사용 가능한 액정으로는, TN 액정(액티브 매트릭스 구동의 TN 모드에 사용되는 네마틱 액정(nematic crystal))을 비롯하여, STN(슈퍼 트위스티드 네마틱(super twister nematic)), GH(게스트－호스트(guest-host)), PC(페이즈－체인지(phase-change)), FLC(강유전성 액정(ferroelectric liquid crystal)), AFLC(반강유전성 액정(antiferromagnetic liquid crystal)), PDLC(폴리머 분산형 액정(polymer dispersed type liquid crystal)) 등의 각종 모드용의 액정을 채용할 수 있다.
또, 도 13에 대하여 주변 구동 회로의 회로 방식과 그 구동 방법을 개략적으로 설명한다. 구동 회로는 게이트측 구동 회로와 데이터측 구동 회로로 나눠지고, 게이트측, 데이터측 모두 시프트 레지스터를 구성할 필요가 있다. 시프트 레지스터는 일반적으로 pMOSTFT와 nMOSTFT 양쪽을 사용한 것(이른 바 CMOS 회로)이나 어느 한쪽의 MOSTFT만을 사용한 것을 있지만, 동작 속도, 신뢰성, 저소비전력 면에서 cMOSTFT 또는 CMOS 회로가 일반적이다.
주사측 구동 회로는 시프트 레지스터와 버퍼로 구성되어 있고, 수평 주사 기간과 동기한 펄스를 시프트 레지스터로부터 각 라인에 보낸다. 한편, 데이터측 구동 회로는 점 순차 방식과 선 순차 방식의 2가지의 구동 방법이 있고, 도시한 점 순차 방식에서는 회로의 구성이 비교적 간단하여, 표시 신호를 아날로그 스위치를 통하여 시프트 레지스터로 제어하면서 직접 각 화소에 기입한다. 각 화소에 1 수평 주사 시간 내에 순차 기입한다(도면에서 R, G, B는 각 색마다 화소를 개략적으로 도시함).
다음에, 도 1∼도 10을 참조하여 본 실시예에 의한 액티브 매트릭스 반사형 LCD를 그 제조 공정에 따라 설명한다. 단, 도 1∼도 6에서 각 도면의 좌측은 표시부의 제조 공정, 우측은 주변 구동 회로부의 제조 공정을 나타낸다.
먼저 도 1 (1)에 도시한 바와 같이, 붕규산 유리, 석영 유리, 투명성 결정화 유리 등의 절연 기판(1)의 1주면에 몰리브덴／탄탈(Mo-Ta) 합금의 스퍼터 막(71)(두께 500∼600㎚)을 형성한다.
이어서, 도 1 (2)에 도시한 바와 같이, 포토레지스트(70)를 소정 패턴으로 형성하고, 이것을 마스크로 하여 Mo-Ta 막(71)을 테이퍼 에칭하여 측단부(71a)가 사다리꼴 형상으로 20∼45°로 완만하게 경사진 게이트 전극(71)을 형성한다.
이어서, 도 1 (3)에 도시한 바와 같이, 포토레지스트(70) 제거 후에 몰리브덴-탄탈 합금막(71)을 포함하는 기판(1)상에 플라즈마 CVD법 등에 의하여 SiN 막(두께 약 100㎚)(72)과 SiO2막(두께 약 200㎚)(73)을 이 순서로 적층한 게이트 절연막을 형성한다.
이어서, 도 2 (4)에 도시한 바와 같이, 최소한 TFT 형성 영역에 포토레지스트(2)를 소정 패턴으로 형성하고, 이것을 마스크로 하여 예를 들면 CF4플라즈마의 F+이온(3)을 조사하고, 리액티브 이온 에칭(RIE) 등의 범용 포토리소그래피(photolithography) 및 에칭(포토에칭(photoetching))에 의하여 게이트 절연막에(또한 기판(1)에도) 단차(4)를 적당한 형상 및 치수로 복수 개 형성한다.
이 경우, 절연 기판(1)으로 석영 유리, 투명성 결정화 유리, 세라믹 등(단, 후술하는 투과형 LCD에서는 불투명 세라믹 기판이나 저투명성 결정화 유리는 사용할 수 없음)의 고내열성(高耐熱性) 기판(8∼12인치ø, 두께 700∼800㎛)이 사용 가능하다. 또, 단차(4)는 후술하는 단결정 실리콘의 그래포에피택셜 성장 시의 시드가 되는 것으로, 깊이(d) 0.3∼0.4㎛, 폭(w) 2∼10㎛, 길이(종이면에서 수직 방향) 10∼20㎛라도 되고, 저변과 측면이 이루는 각(저각)은 직각이 된다. 그리고, 기판(1)의 표면에는 유리 기판으로부터의 Na 이온 등의 확산 방지를 위하여, SiN 막(예를 들면 두께 50∼200㎚)과 필요에 따라 실리콘 산화막(이후, SiO2막이라고 함)(예를 들면 두께 약 100nm)을 미리 연속 형성할 수도 있다.
이어서, 도 2 (5)에 도시한 바와 같이, 포토레지스트(2)의 제거 후에, 일본국 특개소(特開昭) 63－40314호 공보 등에도 개시되어 있는 촉매 CVD법(기판 온도 200∼800℃)에 의하여 단차(4)를 포함하는 전체면에 단결정 실리콘막(7)을 수 ㎛∼0.005㎛(예를 들면 0.2㎛)의 두께로 그래포에피택셜 성장시킨다. 이 때, 아래에 형성된 게이트 전극(71)의 측단부(71a)는 완만한 경사면이 되어 있으므로, 이 면상에는 단차(4)에 의한 에피택셜 성장을 저해하지 않고 단이 끊어짐 없이 단결정 실리콘층(7)이 성장하게 된다. 기판(1)이 붕규산 유리인 경우에는 기판 온도를 200∼800℃로 하고, 석영 유리나 결정화 유리, 세라믹 기판인 경우에는 기판 온도를 600∼800℃로 한다.
이 경우, 촉매 CVD는 도 8에 도시한 장치를 사용하여 행할 수도 있다. 이 촉매 CVD 장치에 의하면 수소화 규소(예를 들면 모노실란 또는 디실란) 가스(100)( 및 필요에 따라 B2H6이나 PH6, ASH3등의 도핑 가스)는 공급 도관으로부터 퇴적실(101)로 도입된다. 퇴적실(101)의 내부에는 기판(1)을 지지하기 위한 석셉터(suscepter)(102)와, 이 석섹터에 대향 배치된 코일형의 촉매체(103)가 각각 배치되어 있다. 그리고, 기판(1)은 외부 가열 수단(104)(예를 들면 전열(電熱) 수단)으로 가열되고, 또 촉매체(103)는 예를 들면 저항선(抵抗線)으로서 융점 이하(특히 800∼2000℃, 텅스텐의 경우에는 1700℃)로 가열하여 활성화된다.
그리고, 퇴적실(101) 내에서는 분위기를 질소로부터 수소로 환기(약 15∼20분)한 후 약 200∼800℃로 온도를 올리고, 실란 가스가 촉매체(103)와 접촉하여 촉매적으로 분해하고, 저온(예를 들면 300℃)으로 유지된 기판(1)상에 퇴적한다. 퇴적 시간은 성장시키는 에피택셜 성장층 두께로부터 구하고, 또 성장 종료 후에는 온도를 낮추고, 수소를 질소로 환기하고 기판(1)을 인출한다. 이렇게 하여 촉매체(103)에 의한 촉매 반응 또는 열분해 반응에 의하여 높은 에너지를 가지는 실리콘 원자 또는 원자의 집단을 형성하고, 또한 시드가 되는 단차(4)상에 퇴적시키므로, 통상의 열 또는 플라즈마 CVD법에서의 퇴적 가능 온도보다 현저하게 낮은 저온 영역에서 단결정 실리콘층을 퇴적시킬 수 있다.
그리고, 기판(1)의 가열은 전기로 등을 사용하여 기판 전체를 균일하게 가열하는 방법 이외에, 광 레이저, 전자 빔 등에 의하여 소정의 장소만, 예를 들면 TFT 형성 영역만을 국부적으로 가열하는 방법도 가능하다.
상기한 바와 같이 하여 퇴적된 단결정 실리콘층(7)은 (100) 면이 기판상에 에피택셜 성장된 것이며, 이것은 그래포에피택셜 성장이라고 하는 공지된 현상에 의한 것이다. 이에 대해서는, 도 9 (A) 및 9 (B)에 도시한 바와 같이 비정질 기판(유리)(1)에 상기의 단차(4)와 같은 수직 벽을 만들고, 이 위에 에피택셜 성장층을 형성하면, 도 9 (A)와 같은 랜덤한 면 방위(方位)였던 것이 도 9 (B)와 같이 (100) 면이 단차(4)의 면을 따라 결정 성장한다. 이 단결정 입자의 크기는 온도·시간에 비례하여 커지지만, 온도·시간을 낮고 짧게 할 때는 상기 단차의 간격을 짧게 해야 한다. 또, 상기 단차의 형상을 도 10 (A)∼(F)와 같이 여러 가지로 변화시킴으로써 성장층의 결정 방위를 제어할 수 있다. MOS 트랜지스터를 만드는 경우에는 (100) 면이 가장 많이 채용되고 있다. 요컨데, 단차(4)의 단면 형상은 저변 각부(角部)의 각도(저각)가 직각을 비롯하여, 상단(上端)으로부터 하단에 걸쳐 내향 또는 외향으로 경사져 있을 수도 있고, 결정 성장이 생기기 쉬운 특정 방향의 면을 가지고 있으면 된다. 단차(4)의 저각은 통상 직각 또는 90。 이하가 바람직하고, 그 저면의 각부는 약간의 곡률을 가지고 있는 것이 바람직하다.
이렇게 하여, 촉매 CVD법과 그래포에피택셜 성장에 의하여 기판(1)상에 단결정 실리콘층(7)을 석출(析出)시킨 후, 단결정 실리콘층(7)을 채널 영역으로 하는 듀얼 게이트형 MOSTFT를 주변 구동 회로부에, 톱 게이트형 MOSTFT를 표시부에 각각 제작한다.
먼저, 상기의 그래포에피택셜 성장에 의한 단결정 실리콘층(7)의 불순물 농도는 불균일하므로, 전체면에 P형 캐리어 불순물, 예를 들면 붕소 이온을 적량 도핑하여 비저항(比抵抗)을 조정한다. 또, pMOSTFT 형성 영역만, 선택적으로 N형 캐리어 불순물을 도핑하여 N형 웰(well)을 형성한다. 예를 들면, p채널 TFT부를 포토레지스트(미도시)로 마스크하고 P형 불순물 이온(예를 들면 B+)을 10kV에서 2.7×1011atoms／㎠의 도즈량(dose)으로 도핑하여 비저항을 조정한다. 또, 도 2 (6)에 도시한 바와 같이, pMOSTFT 형성 영역의 불순물 농도 제어를 위하여 nMOSTFT부를 포토레지스트(60)로 마스크하고 N형 불순물 이온(예를 들면 P+)(65)을 10kV에서 1×1011atoms／㎠의 도즈량으로 도핑하여 N형 웰(7A)을 형성한다.
이어서, 도 3 (7)에 도시한 바와 같이, 단결정 실리콘층(7)의 전체면상에 플라즈마 CVD, 고밀도 플라즈마 CVD, 촉매 CVD법 등으로 SiO2(두께 약 200nm)와 SiN(두께 약 100nm)을 이 순서로 연속 형성하여 게이트 절연막(8)을 형성하고, 또한 몰리브덴-탄탈(Mo-Ta) 합금의 스퍼터 막(9)(두께 500∼600nm)을 형성한다.
이어서, 도 3 (8)에 도시한 바와 같이, 범용의 포토리소그래피 기술에 의하여, 표시 영역의 TFT부의 단차 영역(요부) 내와 주변 구동 영역의 TFT부의 단차 영역(요부) 외에 각각 포토레지스트 패턴(10)을 형성하고, 연속된 에칭에 의하여 (Mo-Ta) 합금의 게이트 전극(11)과 게이트 절연막(SiN／SiO2)(12)을 형성하며, 단결정 실리콘층(7)을 노출시킨다. (Mo-Ta) 합금막(9)은 산계(酸系) 에칭액, SiN은 CF4가스의 플라즈마 에칭, SiO2는 불산계 에칭액으로 처리한다.
이어서, 도 3 (9)에 도시한 바와 같이, 주변 구동 영역의 nMOS 및 pMOSTFT 전부와 표시 영역의 nMOSTFT의 게이트부를 포토레지스트(13)로 커버하고, 노출된 nMOSTFT의 소스／드레인 영역에 인 이온(14)을 예를 들면 20kV에서 5×1013atoms／㎠의 도즈량으로 도핑(이온 주입)하여 N－형 층으로 이루어지는 LDD부(15)를 자기정합적(셀프얼라인먼트(self-alignment))으로 형성한다.
이어서, 도 4 (10)에 도시한 바와 같이, 주변 구동 영역의 pMOSTFT 전부와 주변 구동 영역의 nMOSTFT의 게이트부와 표시 영역의 nMOSTFT의 게이트 및 LDD부를 포토레지스트(16)로 커버하고, 노출된 영역에 인 또는 비소 이온(17)을 예를 들면 20kV에서 5×1015atoms／㎠의 도즈량으로 도핑(이온 주입)하여 nMOSTFT의 N+형 층으로 이루어지는 소스부(18) 및 드레인부(19)와 LDD부(15)를 형성한다.
이어서, 도 4 (11)에 도시한 바와 같이, 주변 구동 영역의 nMOSTFT 및 표시 영역의 nMOSTFT 전부와 pMOSTFT의 게이트부를 포토레지스트(20)로 커버하고, 노출된 영역에 붕소 이온(21)을 예를 들면 10kV에서 5×1015atoms／㎠의 도즈량으로 도핑(이온 주입)하여 pMOSTFT의 P+층의 소스부(22) 및 드레인부(23)를 형성한다. 그리고, 이 작업은 nMOS 주변 구동 회로의 경우에는 pMOSTFT가 없으므로 불필요한 작업이다.
이어서, 도 4 (12)에 도시한 바와 같이, TFT, 다이오드 등의 능동 소자부나 저항, 인덕턴스 등의 수동 소자부를 아일랜드화하기 위하여, 포토레지스트(24)를 설치하고, 주변 구동 영역 및 표시 영역 전부를 능동 소자부 및 수동 소자부 이외의 단결정 실리콘 박막층을 범용 포토리소그래피 및 에칭 기술로 제거한다. 에칭액은 불산계이다.
이어서, 도 5 (13)에 도시한 바와 같이, 플라즈마 CVD, 고밀도 플라즈마 CVD, 촉매 CVD법 등에 의하여 SiO2막(두께 약 200nm) 및 인 실리케이트 유리(PSG) 막(두께 약 300nm)을 이 순서로 전체면에 연속 형성하여 보호막(25)을 형성한다.
그리고, 이 상태에서 단결정 실리콘층을 활성화 처리한다. 이 활성화에서 할로겐 등의 램프 어닐링 조건은 약 1000℃, 약 10초 정도이고, 이에 견디는 게이트 전극 재료가 필요하며, 고융점의 Mo-Ta 합금은 적합하다. 따라서, 이 게이트 전극 재료는 게이트부뿐 아니라 배선으로서 넓은 범위에 걸쳐 연장하여 배치할 수 있다. 그리고, 여기에서는 고가인 액시머 레이저 어닐링은 사용하지 않지만, 만일 사용한다면 그 조건은 XeCl(파장 308nm)로 전체면, 또는 능동 소자부 및 수동 소자부만의 선택적인 90% 이상의 오버랩 스캐닝이 바람직하다.
이어서, 도 5 (14)에 도시한 바와 같이, 범용 포토리소그래피 및 에칭 기술에 의하여 주변 구동 회로의 전체 TFT의 소스／드레인부, 및 표시용 TFT의 소스부의 콘택트용 구멍을 형성한다.
그리고, 전체면에 두께 500∼600nm의 알루미늄 또는 알루미늄 합금, 예를 들면 1% Si가 함유된 알루미늄 또는 1∼2% 동이 함유된 알루미늄, 동 등의 스퍼터 막을 형성하고, 범용 포토리소그래피 및 에칭 기술에 의하여 주변 구동 회로 및 표시부의 모든 TFT의 소스 전극(26)과 주변 구동 회로부의 드레인 전극(27)을 형성하는 동시에, 데이터 라인 및 게이트 라인을 형성한다. 그 후, 포밍 가스(N2+H2) 중에서 약 400℃／1h로 신터(sinter) 처리한다.
이어서, 도 5 (15)에 도시한 바와 같이, 플라즈마 CVD, 고밀도 플라즈마 CVD, 촉매 CVD법 등에 의하여 PSG 막(두께 약 300nm) 및 SiN 막(두께 약 300nm)으로 이루어지는 절연막(36)을 전체면에 형성한다. 이어서, 표시용 TFT의 드레인부의 콘택트용 구멍을 형성한다. 그리고, 화소부의 SiO2, PSG 및 SiN 막을 제거할 필요는 없다.
반사형 액정 표시 장치의 기본적 요건으로는, 액정 패널 내부에 입사광을 반사시키는 기능과 산란시키는 기능을 겸비해야 한다. 이것은 디스플레이에 대한 관찰자의 방향은 대략 결정되어 있지만, 입사광의 방향이 실질적으로 결정되지 않기 때문이다. 이로 인하여, 임의의 방향으로 점 광원이 존재하는 것을 가정하여 반사판을 설계할 필요가 있다. 따라서, 도 6 (16)에 도시한 바와 같이, 전체면에 스핀 코트 등으로 두께 2∼3㎛의 감광성 수지막(28)을 형성하고, 도 6 (17)에 도시한 바와 같이 범용 포토리소그래피 및 에칭 기술에 의하여 최소한 화소부에 최적인 반사 특성과 시야각 특성을 얻기 위한 요철 형상 패턴을 형성하고, 리플로(reflow)시켜 요철 조면(凹凸粗面)(28A)으로 이루어지는 반사면 하부를 형성하다. 동시에, 표시용 TFT의 드레인부의 콘택트용 수지 구멍을 형성한다.
이어서, 도 6 (18)에 도시한 바와 같이, 전체면에 두께 400∼500nm의 알루미늄 또는 1% Si를 함유한 알루미늄 등의 스퍼터 막을 형성하고, 범용 포토리소그래피 및 에칭 기술에 의하여 화소부 이외의 알루미늄 막 등을 제거하고, 표시용 TFT의 드레인부(19)와 접속한 요철 형상의 알루미늄 등의 반사부(29)를 형성한다. 이것은 표시용 화소 전극으로 사용된다. 그 후, 포밍 가스 중에서 약 300℃／1h로 신터 처리하고 콘택트를 충분히 한다. 그리고, 반사율을 높이기 위하여, 알루미늄계 대신 은 또는 은 합금을 사용해도 된다.
이상과 같이 하여, 촉매 CVD법에 의하여 단차(4)를 저온 그래포에피택셜 성장의 시드로 하여 단결정 실리콘층(7)을 형성하고, 이 단결정 실리콘층(7)을 사용한 표시부 및 주변 구동 회로부에 각각, 톱 게이트형의 nMOSLDD－TFT, 듀얼 게이트형의 pMOSTFT 및 nMOSTFT로 구성하는 CMOS 회로를 만들어 넣은 표시부와 주변 구동 회로부 일체형의 액티브 매트릭스 기판(30)을 제작할 수 있다.
다음에, 이 액티브 매트릭스 기판(구동 기판)(30)을 사용하여, 반사형 액정 표시 장치(LCD)를 제조하는 방법을 도 7을 참조하여 설명한다. 이후에 이 액티브 매트릭스 기판을 TFT 기판이라고 한다.
이 LCD의 액정 셀을 면면(面面) 조립으로 제작하는 경우(2인치 사이즈 이상의 중／대형 액정 패널에 적합함), 먼저 TFT 기판(30)과, 전체적으로 고형인 ITO(indium tin oxide) 전극(31)을 설치한 대향 기판(32)의 소자 형성면에, 폴리이미드 배향막(33, 34)을 형성한다. 이 폴리이미드 배향막은 롤 코팅, 스핀 코팅 등에 의하여 두께 50∼100nm로 형성하고, 180℃／2h로 경화 큐어(cure)한다.
이어서, TFT 기판(30)과 대향 기판(32)을 러빙(rubbing) 또는 광 배향 처리한다. 러빙 버프(buff) 재료로는 코튼이나 레이온 등이 있지만, 버프 잔여물(먼지)나 리터데이션(retardation) 등의 면에서는 코튼 쪽이 안정되어 있다. 광 배향은 비접촉의 선형 편광 자외선 조사(照射)에 의한 액정 분자의 배향 기술이다. 그리고, 배향에는 러빙 이외에도 편광 또는 비편광을 비스듬하게 입사시킴으로써 고분자 배향막을 형성할 수 있다(이와 같은 고분자 화합물은 예를 들면 아조벤젠(azobenzene)을 가지는 폴리메틸 메타크릴레이트계 고분자(polymethyl methacrylate polymer) 등이 있음).
이어서, 세정 후에 TFT 기판(30) 측에는 코몬제(common agent) 도포, 대향 기판(32) 측에는 실링제를 도포한다. 러빙 버프 잔여물의 제거를 위하여 물 또는 IPA(이소프로필 알콜) 세정한다. 코몬제는 도전성 필러(filler)를 함유한 아크릴 또는 에폭시아크릴레이트 또는 에폭시계 접착제가 될 수도 있고, 실링제는 아크릴 또는 에폭시아크릴레이트 또는 에폭시계 접착제가 될 수도 있다. 가열 경화, 자외선 조사 경화, 자외선 조사 경화+가열 경화 중 어느 것이나 사용할 수 있지만, 중합의 정밀도와 작업성 관점에서는 자외선 조사 경화+가열 경화 타입이 바람직하다.
이어서, 대향 기판(32) 측에 소정의 갭을 얻기 위한 스페이서를 산포하고, TFT 기판(30)과 소정의 위치에서 중합한다. 대향 기판(32) 측의 얼라인먼트 마크와 TFT 기판(30) 측의 얼라인먼트 마크를 정밀도를 양호하게 맞춘 후, 자외선 조사하여 실링제를 일시적으로 경화시키고 그후에 일괄하여 가열 경화한다.
이어서, 스크라이브 브레이킹(scribe breaking)하여 TFT 기판(30)과 대향 기판(32)을 중합한 단개(單個)의 액정 패널을 만든다.
이어서, 액정(35)을 양 기판(30 및 32) 간의 갭 내에 주입하고, 주입구를 자외선 접착제로 실링한 후에 IPA 세정한다. 액정의 종류는 무엇이나 사용 가능하지만, 예를 들면 네마틱 액정을 사용하는 고속 응답의 TN(트위스티드 네마틱) 모드가 일반적이다.
이어서, 가열/냉각 처리하여 액정(35)을 배향시킨다.
이어서, TFT 기판(30)의 패널 전극 인출부에 플랙서블 배선을 이방성(異方性) 도전막의 열 압착으로 접속하고, 또한 대향 기판(32)에 편광판을 접합한다.
또, 액정 패널의 면단 조립(single face assembling)의 경우(2인치 사이즈 이하의 소형 액정 패널에 적합함), 상기와 동일하게 TFT 기판(30)과 대향 기판(32)의 소자 형성면에 폴리이미드 배향(33, 34)을 형성하고 양 기판을 러빙 또는 비접촉의 선형 편광 자외선 광을 배향 처리한다.
이어서, TFT 기판(30)과 대향 기판(32)을 다이싱(dicing) 또는 스크라이브 브레이킹으로 단개로 분할하고 물 또는 IPA 세정한다. TFT 기판(30)에는 코몬제 도포하고 대향 기판(32)에는 스페이서를 함유한 실링제를 도포하여 양 기판을 겹친다. 이 이후의 프로세스는 상기에 준한다.
상기한 반사형 LCD에서, 대향 기판(32)은 CF(칼라 필터) 기판으로서, 칼라 필터 층(46)을 ITO 전극(31) 하에 설치한 것이다. 대향 기판(32) 측으로부터의 입사광은 반사막(29)에서 효율적으로 반사되어 대향 기판(32) 측으로부터 출사된다.
한편, TFT 기판(30)으로, 도 7과 같은 상기한 기판 구조 이외에, TFT 기판(30)에 칼라 필터를 설치한 온 칩 칼라 필터(OCCF, ON chip color filter) 구조의 TFT 기판으로 할 때는 대향 기판(32)에 ITO 전극이 전체적으로 형성된다(또는 블랙 마스크를 가지는 ITO 전극이 형성된다).
그리고, 도 12에 도시한 보조 용량(CS)을 화소부에 조립하는 경우에는, 상기한 기판(1)상에 설치한 유전체층(미도시)을 단결정 실리콘의 드레인 영역(19)과 접속할 수도 있다.
이상 설명한 바와 같이 본 실시예에 의하면, 다음과 같은 현저한 작용 효과를 얻을 수 있다.
(a) 소정 형상／치수의 단차(4)를 기판(1)에 형성하고 그 단차의 저변의 각을 시드로 하여 저온 그래포에피택셜 성장(단, 성장 시의 가열 온도는 200∼800℃, 바람직하게는 300∼400℃로 비교적 저온)시킴으로써, 540㎠／v·sec 이상의 높은 전자 이동도의 단결정 실리콘층(7)을 얻을 수 있으므로, 고성능 드라이버를 내장한 LCD를 제조할 수 있게 된다.
(b) 이 단결정 실리콘층은 종래의 아몰퍼스 실리콘층이나 다결정 실리콘층에 비하여 단결정 실리콘 기판과 동등한 높은 전자 및 정공 이동도를 나타내므로, 이에 따른 단결정 실리콘 듀얼 게이트형 MOSTFT는 높은 스위칭 특성과 저리크 전류의 LDD 구조를 가지는 nMOS 또는 pMOS 또는 cMOSTFT로 이루어지는 표시부와, 높은 구동 능력을 가지는 cMOS, nMOS 또는 pMOSTFT 또는 이들의 조합으로 이루어지는 주변 구동 회로부를 일체화한 구성이 가능하게 되어 고화질, 고정세, 좁은 프레임 에지, 큰 화면, 고효율의 표시 패널이 실현된다. 이 단결정 실리콘 박막(7)은 충분히 높은 정공 이동도를 나타내므로, 전자와 정공을 각각 단독이나 또는 양쪽을 조합하여 구동하는 주변 구동 회로를 제작할 수 있고, 이것을 nMOS 또는 pMOS 또는 cMOS의 LDD 구조의 표시용 TFT와 일체화한 패널을 실현할 수 있다. 또, 소형 내지 중형 패널의 경우에는 주변의 한 쌍의 수직 구동 회로의 한쪽을 생략할 수 있는 가능성이 있다.
(c) 특히, 주변 구동 회로에 듀얼 게이트형의 MOSTFT를 사용하고 있으므로, 싱글 게이트형의 TFT에 비하여 1.5∼2배 높은 구동 능력을 가지는 cMOS, nMOS 또는 pMOSTFT를 구성할 수 있어 보다 고성능이며 구동 능력이 큰 TFT가 되고, 특히 주변 구동 회로의 일부에 큰 구동 능력을 가지는 TFT가 필요한 경우에는 적합하게 된다. 또, 듀얼 게이트 구조는 상하의 게이트부의 선택에 의하여 톱 게이트형이나 보텀 게이트형으로도 용이하게 변경할 수 있고, 또 상하의 게이트부의 어느 하나가 동작이 불가능하게 되어도 한쪽의 게이트부를 사용할 수 있다는 것도 이점이다.
(d) 그리고, 상기한 실리콘 에피택셜 성장 시의 가열 처리 온도는 800℃ 이하가 가능하므로, 절연 기판상에 비교적 저온(예를 들면 300∼400℃ 이하)으로 단결정 실리콘막(7)을 균일하게 형성할 수 있다. 그리고, 기판으로는 석영 유리나 결정화 유리, 세라믹 기판 등을 비롯하여, 붕규산 유리(더 구체적으로는 내열성 유기 기판) 등과 같이 왜점이 낮고 저코스트이며 특성도 양호한 기판 재질을 임의로 선택할 수 있고, 또 기판의 대형화도 가능하게 된다.
(e) 고상 성장법의 경우와 같은 중온에서 장시간의 어닐링이나 액시머 레이저 어닐링이 불필요하게 되므로, 생산성이 높으며 고가인 제조 설비가 불필요하여 코스트 다운이 가능하게 된다.
(f) 이 그래포에피택셜 성장에서는 촉매 CVD의 가스 조성비 등의 조건, 단차의 형상, 기판 가열 온도, 첨가하는 N형 또는 P형 캐리어 불순물 농도 등의 조정에 의하여 광범위의 N형 또는 P형 등의 도전형과 고이동도의 단결정 실리콘층을 용이하게 얻을 수 있으므로, Vth(문턱값) 조정이 용이하며 저저항화에 의한 고속 동작이 가능하다.
(g) 표시 어레이부상에 칼라 필터를 만들어 넣으면 표시 패널의 개구율, 휘도 등의 개선을 비롯하여, 칼라 필터 기판의 생략, 생산성 개선 등에 의한 코스트 다운이 실현된다.
〈제2 실시예〉
도 14∼도 16을 참조하여 본 발명의 제2 실시예를 설명한다.
본 실시예는 전술한 제1 실시예와 비교하여, 동일한 톱 게이트형 MOSTFT를 표시부에, 듀얼 게이트형 MOSTFT를 주변 구동 회로부에 가지지만, 전술한 제1 실시예와는 상이하게, 투과형 LCD에 관한 것이다. 즉, 도 1 (1)부터 도 4 (15)에 도시한 공정까지는 동일하지만, 그 공정 후에 도 14 (16)에 도시한 바와 같이, 절연막(25, 36)에 표시용 TFT의 드레인부 콘택트용 구멍(19)을 형성하는 동시에, 투과율 향상을 위하여 화소 개구부의 불필요한 SiO2, PSG 및 SiN 막을 제거한다.
이어서, 도 14 (17)에 도시한 바와 같이, 전체면에 스핀 코팅 등으로 두께 2∼3㎛의 감광성 아크릴계 투명 수지의 평탄화막(28B)을 형성하고, 범용 포토리소그래피에 의하여 표시용 TFT의 드레인측의 투명 수지(28B)의 구멍 형성을 하고 소정 조건에서 경화시킨다.
이어서, 도 14 (18)에 도시한 바와 같이, 전체면에 두께 130∼150nm의 ITO 스퍼터 막을 형성하고, 범용 포토리소그래피 및 에칭 기술에 의하여 표시용 TFT의 드레인부(19)와 접속한 ITO 투명 전극(41)을 형성한다. 그리고, 열 처리(포밍 가스 중에서 200∼250℃／1h)에 의하여 표시용 TFT의 드레인과 ITO의 콘택트 저항의 저감화와 ITO 투명도의 향상을 도모한다.
그리고, 도 15에 도시한 바와 같이, 대향 기판(32)과 조합하여 전술한 제1 실시예와 동일하게 하여 투과형 LCD를 조립한다. 단, TFT 기판 측에도 편광판을 접합한다. 이 투과형 LCD에서는 실선(實線)으로 나타낸 바와 같이 투과광이 얻어지지만, 일점쇄선으로 나타낸 바와 같이 대향 기판(32) 측으로부터의 투과광이 또한 얻어질 수도 있다.
이 투과형 LCD의 경우, 다음과 같이 하여 온 칩 칼라 필터(OCCF) 구조와 온 칩 블랙(OCB, ON chip black) 구조를 제작할 수 있다.
즉, 도 1 (1)∼도 5 (14)까지의 공정은 상기의 공정에 준하여 행하지만, 그후 도 16 (15)에 도시한 바와 같이 PSG／SiO2의 절연막(25)의 드레인부도 구멍을 형성하여 드레인 전극용 알루미늄 매립층(41A)을 형성한 후, SiN／PSG의 절연막(36)을 형성한다.
이어서, 도 16 (16)에 도시한 바와 같이, R, G, B의 각 색을 각 세그먼트마다 안료 분산한 포토레지스트(61)를 소정의 두께(1∼1.5㎛)로 형성한 후, 도 16 (17)에 도시한 바와 같이 범용 포토리소그래피 기술로 소정 위치(각 화소부)만을 남기는 패터닝으로 각 칼라 필터 층(61(R), 61(G), 61(B))을 형성한다(온 칩 칼라 필터 구조). 이때, 드레인부의 구멍 형성도 행한다. 그리고, 불투명한 세라믹 기판이나 저투과율 유리 또는 내열성 수지 기판은 사용할 수 없다.
이어서, 도 16 (17)에 도시한 바와 같이, 표시용 TFT의 드레인에 연통하는 콘택트 구멍에, 칼라 필터 층상에 걸쳐 블랙 마스크 층이 되는 차광층(遮光層)(43)을 금속 패터닝으로 형성한다. 예를 들면, 스퍼터링 법에 의하여 몰리브덴을 두께가 200∼250nm으로 형성하고 표시용 TFT를 덮어 차광하는 소정의 형상으로 패터닝한다(온 칩 블랙 구조).
이어서, 도 16 (18)에 도시한 바와 같이, 투명 수지의 평탄화막(28B)을 형성하고, 또한 이 평탄화막에 형성된 스루홀(through hole)에 ITO 투명 전극(41)을 차광층(43)에 접속하도록 형성한다.
이와 같이, 표시 어레이부상에 칼라 필터(61)나 블랙 마스크(43)를 만들어 넣음으로써 액정 표시 패널의 개구율을 개선하고, 또 백 라이트도 포함한 디스플레이 모듈의 저소비전력화가 실현된다.
〈제3 실시예〉
도 17∼도 25는 본 발명의 제3 실시예를 도시한 것이다.
본 실시예에서는, 주변 구동 회로부를 전술한 제1 실시예와 동일한 듀얼 게이트형의 pMOSTFT와 nMOSTFT로 이루어지는 CMOS 구동 회로로 구성한다. 표시부는 반사형이며, 각종 게이트 구조의 TFT를 여러 가지로 조합하여 형성하고 있다.
즉, 도 17 (A)는 전술한 제1 실시예와 동일한 톱 게이트형의 nMOSLDD－TFT를 표시부에 설치하고 있지만, 도 17 (B)에 도시한 표시부에는 보텀 게이트형의 nMOSLDD－TFT, 도 17 (C)에 도시한 표시부에는 듀얼 게이트형의 nMOSLDD－TFT를 각각 설치하고 있다. 이들 보텀 게이트형, 듀얼 게이트형 MOSTFT의 어느 것이나 후술하는 바와 같이 주변 구동 회로부의 듀얼 게이트형 MOSTFT와 공통의 공정으로 제작 가능하지만, 특히 듀얼 게이트형의 경우에는 상하의 게이트부에 의하여 구동 능력이 향상되어 고속 스위칭에 적합하고, 또 상하의 게이트부의 어느 하나를 선택적으로 사용하여 경우에 따라 톱 게이트형 또는 보텀 게이트형으로 동작시킬 수도 있다.
그리고, 도 17 (B)의 보텀 게이트형 MOSTFT에서, 도면 중의 71은 Mo-Ta 등의 게이트 전극이고, 72는 SiN 막이며 73은 SiO2막으로 이들 막으로 게이트 절연막을 형성하고, 이 게이트 절연막상에는 주변 구동 회로부의 듀얼 게이트형 MOSTFT와 동일한 단결정 실리콘층을 사용한 채널 영역 등이 형성되어 있다. 또, 도 17 (C)의 듀얼 게이트형 MOSTFT에서, 하부 게이트부는 보텀 게이트형 MOSTFT와 동일하지만, 상부 게이트부는 게이트 절연막(82)을 SiO2막과 SiN 막으로 형성하고, 이 위에 상부 게이트 전극(83)을 설치하고 있다. 단, 어느 것에서나 그래포에피택셜 성장의 시드가 되는 단차(4)의 외측에 각 게이트부를 구성하고 있다.
다음에, 상기의 보텀 게이트형 MOSTFT의 제조 방법을 도 18∼도 22에서, 상기의 듀얼 게이트형 MOSTFT의 제조 방법을 도 23∼도 25를 참조하여 각각 설명한다. 그리고, 주변 구동 회로부의 듀얼 게이트형 MOSTFT의 제조 방법은 도 1∼도 6에서 기술한 것과 동일하므로 여기에서는 도시를 생략한다.
표시부에서 보텀 게이트형 MOSTFT를 제조하기 위해서는, 먼저 도 18 (1)에 도시한 바와 같이, 도 1 (1)과 동일한 공정에서, 기판(1)상에 몰리브덴／탄탈(Mo-Ta) 합금의 스퍼터 막(71)(두께 500∼600nm)을 형성한다.
이어서, 도 18 (2)에 도시한 바와 같이, 도 1 (2)와 동일한 공정에서, 포토레지스트(70)를 소정 패턴으로 형성하고, 이것을 마스크로 하여 Mo-Ta 막(71)을 테이퍼 에칭하고, 측단부(71a)가 사다리꼴 형상으로 20∼45°로 완만하게 경사진 게이트 전극(71)을 형성한다.
이어서, 도 18 (3)에 도시한 바와 같이, 도 1 (3)과 동일한 공정에서, 포토레지스트(70)의 제거 후에 몰리브덴-탄탈 합금막(71)을 포함하는 기판(1)상에 플라즈마 CVD법 등에 의하여 SiN 막(두께 약 100nm)(72)과 SiO2막(두께 약 200nm)(73)을 이 순서로 적층한 게이트 절연막을 형성한다.
이어서, 도 19 (4)에 도시한 바와 같이, 도 2 (4)와 동일한 공정에서, 최소한 TFT 형성 영역에, 포토레지스트(2)를 소정 패턴으로 형성하고, 이것을 마스크로 하여 전술한 것과 동일하게 기판(1) 상의 게이트 절연막에(또한 기판(1) 자체에도) 단차(4)를 적당한 형상 및 치수로 복수 개 형성한다. 이 단차(4)는 후술하는 단결정 실리콘의 그래포에피택셜 성장 시의 시드가 되는 것으로서, 깊이(d)＝0.3∼0.4㎛, 폭(w)＝2∼3㎛, 길이(종이면에서 수직 방향)＝10∼20㎛가 될 수도 있으며, 저변과 측면이 이루는 각(저각)은 직각으로 한다.
이어서, 도 19 (5)에 도시한 바와 같이, 포토레지스트(2)의 제거 후에, 도 2 (5)와 동일한 공정에서, 전술한 바와 동일하게 촉매 CVD법에 의하여 단결정 실리콘을 그래포에피택셜 성장시키고, 두께를 예를 들면 0.1㎛ 정도의 단결정 실리콘층(7)으로서 석출시킨다. 이때, 아래에 형성된 게이트 전극(71)의 측단부(71a)는 완만한 경사면이 되어 있으므로, 이 면상에는 단차(4)에 의한 에피택셜 성장을 저해하지 않고, 단이 끊어짐 없이 단결정 실리콘층(7)이 성장하게 된다
이어서, 도 19 (6)에 도시한 바와 같이, 도 3 (9)와 동일한 공정에서, 표시부의 nMOSTFT의 게이트부를 포토레지스트(13)로 커버하고, 노출된 nMOSTFT의 소스／드레인 영역에 인 이온(14)을 도핑(이온 주입)하여, N－형 층으로 이루어지는 LDD부(15)를 자기정합적으로 형성한다. 이 때, 보텀 게이트 전극(71)가 존재함으로써 표면 고저차(또는 패턴)를 인식하기 쉽고 포토레지스트(13)의 위치 맞춤(마스크 맞춤)을 행하기 쉬우며 얼라인먼트 어긋남이 잘 생기지 않는다.
이어서, 도 20 (7)에 도시한 바와 같이, 도 4 (10)과 동일한 공정에서, nMOSTFT의 게이트부 및 LDD부를 포토레지스트(16)로 커버하고, 노출된 영역에 인 또는 비소 이온(17)을 도핑(이온 주입)하여 nMOSTFT의 N+형 층으로 이루어지는 소스부(18) 및 드레인부(19)를 형성한다.
이어서, 도 20 (8)에 도시한 바와 같이, 도 4 (11)과 동일한 공정에서, nMOSTFT 전부를 포토레지스트(20)로 커버하고, 붕소 이온(21)을 도핑(이온 주입)하여 주변 구동 회로부의 pMOSTFT의 P+층의 소스부 및 드레인부를 형성한다.
이어서, 도 20 (9)에 도시한 바와 같이, 도 4 (12)와 동일한 공정에서, 능동 소자부와 수동 소자부를 아일랜드화하기 위하여, 포토레지스트(24)를 설치하고 단결정 실리콘층을 범용 포토리소그래피 및 에칭 기술로 선택적으로 제거한다.
이어서, 도 20 (10)에 도시한 바와 같이, 도 5 (13)과 동일한 공정에서, 플라즈마 CVD, 고밀도 플라즈마 CVD, 촉매 CVD법 등에 의하여 SiO2막(53)(두께 약 300nm)과 인 실리케이트 유리(PSG) 막(54)(두께 약 300nm)을 이 순서로 전체면에 형성한다. 그리고, SiO2막(53)과 PSG 막(54)은 전술한 보호막(25)에 상당하는 것이다. 그리고, 이 상태에서 단결정 실리콘막을 전술한 바와 동일하게 활성화 처리한다.
이어서, 도 21 (11)에 도시한 바와 같이, 도 5 (14)와 동일한 공정에서, 범용 포토리소그래피 및 에칭 기술에 의하여 소스부의 콘택트용 구멍을 형성한다. 그리고, 전체면에 두께 400∼500nm의 알루미늄 스퍼터 막을 형성하고, 범용 포토리소그래피 및 에칭 기술에 의하여 TFT의 소스 전극(26)을 형성하는 동시에, 데이터 라인 및 게이트 라인을 형성한다. 그 후, 포밍 가스 중에서 약 400℃／1h로 신터 처리한다.
도 (21) (12)에 도시한 바와 같이, 도 5 (15)와 동일한 공정에서, 고밀도 플라즈마 CVD, 촉매 CVD법 등에 의하여 PSG 막(두께 약 300nm) 및 SiN 막(두께 약 300nm)으로 이루어지는 절연막(36)을 전체면에 형성하고 표시용 TFT의 드레인부의 콘택트용 구멍을 형성한다.
이어서, 도 21 (13)에 도시한 바와 같이, 도 6 (16)과 동일한 공정에서, 스핀 코팅 등으로 두께 2∼3㎛의 감광성 수지막(28)을 형성하고, 도 21 (14)에 도시한 바와 같이, 범용 포토리소그래피 및 에칭 기술에 의하여 최소한 화소부에 최적의 반사 특성과 시야각 특성을 얻는 요철 형상 패턴을 형성하고, 리플로시켜 요철 조면(28A)으로 이루어지는 반사면 하부를 형성한다. 동시에 표시용 TFT의 드레인부의 콘택트용 수지 구멍을 형성한다.
이어서, 도 21 (14)에 도시한 바와 같이, 도 6 (18)과 동일한 공정에서, 전체면에 두께 400∼500nm의 알루미늄 스터퍼 막을 형성하고, 범용 포토리소그래피 및 에칭 기술에 의하여 표시용 TFT의 드레인부(19)와 접속한 요철 형상의 알루미늄 등의 반사부(29)를 형성한다.
이상과 같이 하여, 촉매 CVD법에 의하여 단차(4)를 저온 그래포에피택셜 성장의 시드로 하여 형성된 단결정 실리콘층(7)을 사용한 표시부에 보텀 게이트형의 nMOSLDD－TFT(주변부에서는 듀얼 게이트형의 pMOSTFT 및 nMOSTFT로 이루어지는 CMOS 구동 회로)를 만들어 넣은 표시부－주변 구동 회로부 일체형의 액티브 매트릭스 기판(30)을 제작할 수 있다.
도 22는 표시부에 설치하는 상기한 보텀 게이트형 MOSTFT의 게이트 절연막을 Mo-Ta의 음극 산화법으로 형성한 예를 도시한다.
즉, 도 18 (2)의 공정 후에 도 21 (3)에 도시한 바와 같이 몰리브덴-탄탈 합금막(71)을 공지의 음극 산화 처리함으로써 그 표면에 Ta2O5로 이루어지는 게이트 절연막(74)을 두께 100∼200nm으로 형성하다.
이후의 공정은 도 22 (4)에 도시한 바와 같이, 도 19 (4) 및 (5)의 공정과 동일하게 하여 단차(4)를 형성하고, 촉매 CVD법에 의하여 단결정 실리콘막(7)을 그래포에피택셜 성장시킨 후, 도 19 (6)∼도 21 (14)의 공정과 동일하게 하여 도 22 (5)에 도시한 바와 같이 액티브 매트릭스 기판(30)을 제작한다.
다음에, 표시부에서 듀얼 게이트형 MOSTFT를 제조하기 위해서는 먼저 도 18 (1)∼도 19 (5)까지의 공정은 전술한 바와 동일하게 행한다.
즉, 도 23 (6)에 도시한 바와 같이, 절연막(72, 73) 및 기판(1)에 단차(4)를 형성하고, 또한 단차(4)를 시드로 하여 단결정 실리콘층(7)을 그래포에피택셜 성장시킨다. 이어서, 도 3 (7)과 동일한 공정에서, 단결정 실리콘 박막(7) 상의 전체면에 플라즈마 CVD, 촉매 CVD 등에 의하여 SiO2막(두께 약 200nm)과 SiN 막(두께 약 100nm)을 이 순서로 연속 형성하여 절연막(80)(이것은 전술한 절연막(8)에 상당)을 형성하고, 또한 Mo-Ta 합금의 스퍼터 막(81)(두께 500∼600nm)(이것은 전술한 스퍼터 막(9)에 상당)을 형성한다.
이어서, 도 23 (7)에 도시한 바와 같이, 도 3 (8)과 동일한 공정에서, 포토레지스트 패턴(10)을 형성하고, 연속한 에칭에 의하여 Mo-Ta 합금의 톱 게이트 전극(82)(이것은 전술한 게이트 전극(12)에 상당)과 게이트 절연막(83)(이것은 전술한 게이트 절연막(11)에 상당)을 형성하여 단결정 실리콘 박막층(7)을 노출시킨다.
이어서, 도 23 (8)에 도시한 바와 같이, 도 3 (9)와 동일한 공정에서, nMOSTFT의 톱 게이트부를 포토레지스트(13)로 커버하고, 노출된 표시용 nMOSTFT의 소스／드레인 영역에 인 이온(14)을 도핑(이온 주입)하여 N－형 층의 LDD부(15)를 형성한다.
이어서, 도 23 (9)에 도시한 바와 같이, 도 4 (10)과 동일한 공정에서, nMOSTFT의 게이트부 및 LDD부를 포토레지스트(16)로 커버하고, 노출된 영역에 인 또는 비소 이온(17)을 도핑(이온 주입)하여 nMOSTFT의 N+형 층으로 이루어지는 소스부(18) 및 드레인부(19)를 형성한다.
이어서, 도 24 (10)에 도시한 바와 같이, 도 4 (11)과 동일한 공정에서, pMOSTFT의 게이트부를 포토레지스트(20)로 커버하고, 노출된 영역에 붕소 이온(21)을 도핑(이온 주입)하여 주변 구동 회로부의 pMOSTFT의 P+층의 소스부 및 드레인부를 형성한다.
이어서, 도 24 (11)에 도시한 바와 같이, 도 4 (12)와 동일한 공정에서, 능동 소자부와 수동 소자부를 아일랜드화하기 위하여, 포토레지스트(24)를 설치하고 능동 소자부와 수동 소자부 이외의 단결정 실리콘 박막층을 범용 포토리소그래피 및 에칭 기술로 선택적으로 제거한다.
이어서, 도 24 (12)에 도시한 바와 같이, 도 5 (13)과 동일한 공정에서, 플라즈마 CVD, 고밀도 플라즈마 CVD, 촉매 CVD법 등에 의하여 SiO2막(53)(두께 약 200nm)과 인 실리케이트 유리(PSG) 막(54)(두께 약 300nm)을 이 순서로 전체면에 형성한다. 이들 막(53, 54)은 전술한 보호막(25)에 상당하는 것이다. 그리고, 단결정 실리콘층(7)을 활성화 처리한다.
이어서, 도 24 (13)에 도시한 바와 같이, 도 5 (14)와 동일한 공정에서, 소스부의 콘택트용 구멍을 형성한다. 그리고, 전체면에 두께 400∼500nm의 알루미늄 등의 스퍼터 막을 형성하고 범용 포토리소그래피 및 에칭 기술에 의하여 소스 전극(26)을 형성하는 동시에, 데이터 라인 및 게이트 라인을 형성한다.
이어서, 도 25 (14)에 도시한 바와 같이, 도 5 (15)와 동일한 공정에서, PSG 막(두께 약 300nm) 및 SiN 막(두께 약 300nm)으로 이루어지는 절연막(36)을 전체면에 형성하고, 표시용 TFT의 드레인부의 콘택트용 구멍을 형성한다.
이어서, 도 25 (15)에 도시한 바와 같이, 전체면에 스핀 코팅 등으로 두께 2∼3㎛의 감광성 수지막(28)을 형성하고, 도 25 (16)에 도시한 바와 같이, 도 6 (17), (18)의 공정과 동일하게, 최소한 화소부에 요철 조면(28A)으로 이루어지는 반사면 하부를 형성하고, 동시에 표시용 TFT의 드레인부의 콘택트용의 수지 구멍을 형성하고, 또한 표시용 TFT의 드레인부(19)와 연속된, 최적의 반사 특성과 시야각 특성을 얻기 위한 요철 형상의 알루미늄 등의 반사부(29)를 형성한다.
이상과 같이 하여, 촉매 CVD법에 의하여 단차(4)를 저온 그래포에피택셜 성장의 시드로 하여 형성된 단결정 실리콘층(7)을 사용하고, 표시부에 듀얼 게이트형의 nMOSLDD－TFT를, 주변 구동 회로부에 듀얼 게이트형의 pMOSTFT 및 nMOSTFT로 이루어지는 CMOS 구동 회로를 만들어 넣은 표시부－주변 구동 회로부 일체형의 액티브 매트릭스 기판(30)을 제작할 수 있다.
〈제4 실시예〉
도 26∼도 33은 본 발명의 제 4 실시예를 도시한 것이다.
본 실시예에서는 전술한 실시예와는 상이하게, 톱 게이트부의 게이트 전극을 알루미늄 등의 비교적 내열성이 낮은 재료로 형성하고 있다.
먼저 표시부에 톱 게이트형 MOSTFT를, 주변 구동 회로부에 듀얼 게이트형 MOSTFT를 설치하는 경우에는, 전술한 제1 실시예의 도 1 (1)∼도 2 (5)까지의 공정은 동일하게 행하고, 도 26 (6)에 도시한 바와 같이 주변 구동 회로부의 pMOSTFT부에 N형 웰(7A)을 형성한다.
이어서, 도 26 (7)에 도시한 바와 같이, 주변 구동 영역의 nMOS 및 pMOS TFT 전부와 표시 영역의 nMOS TFT의 게이트부를 포토레지스트(13)로 커버하고, 노출된 nMOSTFT의 소스／드레인 영역에 인 이온(14)을 예를 들면 20kV에서 5×1013atoms／㎠의 도즈량으로 도핑(이온 주입)하여 N－형 층으로 이루어지는 LDD부(15)를 자기정합적으로 형성한다.
이어서, 도 27 (8)에 도시한 바와 같이, 주변 구동 영역의 pMOSTFT 전부와 주변 구동 영역의 nMOSTFT의 게이트부와 표시 영역의 nMOSTFT의 게이트 및 LDD부를 포토레지스트(16)로 커버하고, 노출된 영역에 인 또는 비소 이온(17)을 예를 들면 20kV에서 5×1015atoms／㎠의 도즈량으로 도핑(이온 주입)하여, nMOSTFT의 N+형 층으로 이루어지는 소스부(18) 및 드레인부(19)와 LDD부(15)를 형성한다. 이 경우, 가상선으로 나타낸 바와 같이 레지스트(13)를 남기고 이것을 덮도록 레지스트(16)를 설치하면, 레지스트(16) 형성 시의 마스크의 위치 맞춤을 레지스트(13)를 기준으로 할 수 있어 마스크 맞춤이 용이하게 되어 얼라인먼트의 어긋남도 적어진다.
이어서, 도 27 (9)에 도시한 바와 같이, 주변 구동 영역의 nMOSTFT 및 표시 영역의 nMOSTFT 전부와 pMOSTFT의 게이트부를 포토레지스트(20)로 커버하고, 노출된 영역에 붕소 이온(21)을 예를 들면 10kV에서 5×1015atoms／㎠의 도즈량으로 도핑(이온 주입)하여 pMOSTFT의 P+층의 소스부(22) 및 드레인부(23)를 형성한다.
이어서, 레지스트(20)의 제거 후에, 도 27 (10)에 도시한 바와 같이, 단결정 실리콘층(7, 7A)을 전술한 바와 동일하게 활성화 처리하고, 또한 표면에 게이트 절연막(12), 게이트 전극 재료(알루미늄 또는 1% Si가 함유된 알루미늄 등)(11)를 형성한다. 게이트 전극 재료층(11)은 진공 증착 또는 스퍼터링 법으로 형성 가능하다.
이어서, 전술한 바와 동일하게, 각 게이트부를 패터닝한 후 능동 소자부와 수동 소자부를 아일랜드화하고, 또한 도 28 (11)에 도시한 바와 같이, SiO2막(두께 약 200nm) 및 인 실리케이트 유리(PSG) 막(두께 약 300nm)을 이 순서로 전체면에 연속 형성하여 보호막(25)을 형성한다.
이어서, 도 28 (12)에 도시한 바와 같이, 범용 포토리소그래피 및 에칭 기술에 의하여 주변 구동 회로의 모든 TFT의 소스／드레인부 및 표시용 TFT의 소스부의 콘택트용 구멍을 형성한다.
그리고, 전체면에 두께 500∼600nm의 알루미늄 또는 1% Si가 함유된 알루미늄 등의 스퍼터 막을 형성하고, 범용 포토리소그래피 및 에칭 기술에 의하여 주변 구동 회로 및 표시부의 모든 TFT의 소스 전극(26)과 주변 구동 회로부의 드레인 전극(27)을 형성하는 동시에 데이터 라인 및 게이트 라인을 형성한다. 그 후, 포밍 가스(N2+H2) 중에서 약 400℃／1h로 신터 처리한다.
이어서, 도 5 (15)∼도 6 (18)과 동일하게 하여 단결정 실리콘층(7)을 사용한 표시부 및 주변 구동 회로부에 각각, 알루미늄 또는 1% Si가 함유된 알루미늄 등을 게이트 전극으로 하는 톱 게이트형의 nMOSLDD－TFT, 듀얼 게이트형의 pMOSTFT 및 nMOSTFT로 구성되는 CMOS 구동 회로를 만들어 넣은 표시부－주변 구동 회로부 일체형의 액티브 매트릭스 기판(30)을 제작할 수 있다.
본 실시예에서는, 단결정 실리콘층(7)의 활성화 처리 후에 알루미늄 또는 1% Si가 함유된 알루미늄 등의 게이트 전극(11)을 형성하고 있으므로, 그 활성화 처리 시의 열의 영향은 게이트 전극 재료의 내열성과는 관계가 없기 때문에, 톱 게이트 전극 재료로서 비교적 내열성이 낮고, 저코스트의 알루미늄 또는 1% Si가 함유된 알루미늄 등으로도 사용 가능하게 되어 전극 재료의 선택의 폭도 넓어진다. 이것은 표시부가 보텀 게이트형 MOSTFT인 경우도 동일하다.
다음에, 표시부에 듀얼 게이트형 MOSTFT, 주변 구동 회로는 듀얼 게이트형 MOSTFT를 설치하는 경우에는, 전술한 제3 실시예에서의 도 18 (1)∼도 19의(5)까지의 공정은 동일하게 행하고, 도 29 (5)에 도시한 바와 같이 주변 구동 회로부의 pMOSTFT부에 N형 웰(7A)을 형성한다.
이어서, 도 29 (6)에 도시한 바와 같이, 도 26 (7)과 동일하게 하여 표시부의 TFT부에 인 이온(14)을 도핑하여 LDD부(15)를 형성한다.
이어서, 도 30 (7)에 도시한 바와 같이, 도 27 (8)과 동일하게 하여 표시부 및 주변 구동 회로부의 nMOSTFT부에 인 이온(17)을 도핑하여 N+형 소스 영역(18) 및 드레인 영역(19)을 각각 형성한다.
이어서, 도 30 (8)에 도시한 바와 같이, 도 27 (9)와 동일하게 하여 주변 구동 회로부의 pMOSTFT부에 붕소 이온(21)을 도핑하여 P+형 소스 영역(22) 및 드레인 영역(23)을 각각 형성한다.
이어서, 레지스트(20)의 제거 후에, 도 30 (9)에 도시한 바와 같이, 단결정 실리콘층(7)을 패터닝하여 능동 소자부와 수동 소자부를 아일랜드화한 후, 도 31 (10)에 도시한 바와 같이, 단결정 실리콘층(7, 7A)을 전술한 바와 동일하게 활성화 처리하고, 또한 표시부에서는 표면에 게이트 절연막(80)을 형성하고 주변 구동 회로부에서는 표면에 게이트 절연막(12)을 형성한다.
이어서, 도 31 (11)에 도시한 바와 같이, 전체면에 스퍼터링 법으로 성막한 알루미늄을 패터닝하여 표시부의 각 상부 게이트 전극(83), 주변 구동 회로부의 각 상부 게이트 전극(11)을 형성한다.
이어서, 도 31 (12)에 도시한 바와 같이, SiO2막(두께 약 200nm) 및 인 실리케이트 유리(PSG) 막(두께 약 300nm)을 이 순서로 전체면에 연속 형성하여 보호막(25)을 형성한다.
이어서, 전술한 바와 동일하게 하여, 주변 구동 회로 및 표시부의 모든 TFT의 소스 전극(26)과 주변 구동 회로부의 드레인 전극(27)을 형성하고, 단결정 실리콘층(7)을 사용한 표시부 및 주변 구동 회로부에 각각, 알루미늄 등을 톱 게이트 전극으로 하는 듀얼 게이트형의 nMOSLDD－TFT, 듀얼 게이트형의 pMOSTFT 및 nMOSTFT로 구성하는 CMOS 구동 회로를 만들어 넣은 표시부－주변 구동 회로부 일체형의 액티브 매트릭스 기판(30)을 제작할 수 있다.
본 실시예에서도, 단결정 실리콘층(7)의 활성화 처리 후에 알루미늄 등의 게이트 전극(11, 83)을 형성하고 있으므로, 그 활성화 처리 시의 열의 영향은 게이트 전극 재료의 내열성과는 관계가 없기 때문에, 톱 게이트 전극 재료로서 비교적 내열성이 낮으며 저코스트의 알루미늄 등으로도 사용 가능하게 되어 전극 재료의 선택의 폭도 넓어진다. 그리고, 도 31 (11)의 공정에서 소스 전극(26)을(또한 드레인 전극도) 동시에 형성할 수 있으며, 이 경우에는 제조 방법 상의 메리트가 있다.
그리고, 전술한 어느 실시예에서나, 예를 들면 보텀 게이트형 또는 톱 게이트형 또는 듀얼 게이트형 MOSTFT를 제작할 때, 도 32 (A)에 개략적으로 도시한 바와 같이, 단차(4)를 설치하며 이 위에 성장하는 단결정 실리콘막(7)이 얇기 때문에 단 끊어짐(step disconnection)(접속 불량)이나 가늘어짐(thinning)(저항의 증대)을 발생시키는 경우가 있으므로, 소스 전극(26)(또는 드레인 전극)과의 접속을 확실하게 행하기 위해서는, 도 32 (B) 및 32 (C)에 도시한 바와 같이 그 전극을 단차(4)를 포함하는 영역상에 퇴적시키는 것이 바람직하다.
그리고, 도 26 (7)의 공정 또는 도 29 (6)의 공정에서, 단결정 실리콘층(7)상에 톱 게이트 절연막의 형성 후에, 이온 주입, 활성화 처리하고 그 후에 톱 게이트 전극, 소스, 드레인 전극을 알루미늄으로 동시에 형성할 수도 있다.
또, 상기한 단차(4)는 도 33 (A)에 도시한 바와 같이, 전술한 예에서는 기판(1)에(또한 그 위의 SiN 등의 막에도) 형성하였지만, 예를 들면 도 33 (B)에 도시한 바와 같이, 기판(1) 상의 SiN 막(51)(이것은 유리 기판(1)으로부터의 이온의 확산을 막는 스토퍼 기능이 있음)에 형성할 수도 있다. 이 SiN 막(51) 대신, 또는 이 SiN 막 위에 전술한 게이트 절연막(72 또는 73)을 형성할 수도 있고, 이것에 단차(4)를 형성할 수도 있다.
〈제5 실시예〉
도 34∼도 36은 본 발명의 제5 실시예를 도시한 것이다.
본 실시예에서는 전술한 단차(4)의 외측에(즉, 단차 이외의 기판(1)상에) 각 TFT를 형성한 각종 예를 도시한다. 그리고, 단결정 실리콘층(7)이나 게이트／소스／드레인 전극(26, 27)에 대해서는 간략하게 도시하고 있다.
먼저, 도 34는 톱 게이트형 MOSTFT를 도시하며, 34 (A)는 단차에 의한 요부(凹部)(4)를 소스 측의 일변에 소스 영역을 따라 형성하고, 이 요부 이외의 기판 평탄면상에서 단결정 실리콘층(7) 상으로 게이트 절연막(12) 및 게이트 전극(11)을 형성하고 있다. 동일하게, 34 (B)는 단차에 의한 요부(4)를 소스 영역뿐 아니라 채널 길이 방향으로 드레인 영역단(領域端)까지를 따라 2변에 걸쳐 L자형 패턴으로 형성한 예, 34 (C)는 동일한 요부(4)를 TFT 능동 영역을 둘러싸도록 4변에 걸쳐 구형상(矩形狀)으로 형성한 예를 도시한다. 또, 34 (D)는 동일한 요부(4)를 3변에 걸쳐 형성한 예, 34 (E)는 동일한 요부(4)를 2변에 걸쳐 L자형 패턴으로 형성한 예이며, 어느 것이나 인접하는 요부(4－4) 간은 연속되어 있지 않다.
이와 같이, 각종 패턴의 요부(4)를 형성 가능한 동시에, TFT를 요부(4) 이외의 평탄면상에 설치하고 있으므로 TFT의 제작이 용이하게 된다.
도 35는 보텀 게이트형 MOSTFT의 경우이며, 도 34에 도시한 각종 패턴의 단차(또는 요부)(4)를 동일하게 형성할 수 있다. 즉, 도 35 (A)는 도 34 (A)에 대응한 예로, 보텀 게이트형 MOSTFT를 단차에 의한 요부(4) 이외의 평탄면상에 형성한 것이다. 동일하게, 도 35 (B)는 도 34 (B)에, 도 35 (C)는 도 34 (C)나 (D)에 대응한 예를 도시한다.
도 36은 듀얼 게이트형 MOSTFT의 경우이며, 이것도 도 34에 도시한 각종 패턴의 단차(또는 요부)(4)를 동일하게 형성할 수 있고, 예를 들면 도 34 (C)나 (D)에 도시한 단차(4)의 내측 영역의 평탄면상에 듀얼 게이트형 MOSTFT를 제작할 수 있다.
〈제6 실시예〉
도 37∼도 39는 본 발명의 제6 실시예를 도시한 것이다.
도 37의 예는 자기정합형 LDD 구조의 TFT, 예를 들면 톱 게이트형 LDD－TFT를 복수 개 연결한 더블 게이트형 MOSTFT에 관한 것이다.
이에 따르면, 게이트 전극(11)을 2개로 분기시키고 한쪽을 제1 게이트로서 제1 LDD－TFT용, 다른 쪽을 제2 게이트로서 제2 LDD－TFT용으로 사용한다(단, 단결정 실리콘층의 중앙부에서 게이트 전극 간에 N+형 영역(100)을 설치하여 저저항화를 도모하고 있음). 이 경우, 각 게이트에 상이한 전압을 인가해도 되며, 또 어떤 원인으로 한쪽의 게이트가 동작이 불가능하게 되어도 나머지 게이트를 사용함으로써 소스와 드레인 간에서의 캐리어의 이동을 행할 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있게 된다. 또, 제1 LDD－TFT와 제2 LDD－TFT를 직렬로 2개 접속하여 각 화소를 구동하는 박막 트랜지스터를 형성하도록 했으므로, 오프되어 있을 때 각 박막 트랜지스터의 소스와드레인 간에 인가되는 전압을 대폭 감소시킬 수 있다. 따라서, 오프되어 있을 때 흐르는 리크 전류를 적게 할 수 있고, 액정 디스플레이의 콘트라스트 및 화질을 양호하게 개선할 수 있다. 또, 상기 LDD 트랜지스터에서의 저농도 드레인 영역과 동일한 반도체층만을 사용하여 상기 2개의 LDD 트랜지스터를 접속하도록 하고 있으므로, 각 트랜지스터 간의 접속 거리를 짧게 할 수 있고, 이로 인하여 LDD 트랜지스터를 2개 연결해도 소요 면적이 커지지 않도록 할 수 있다. 그리고, 상기 제1, 제2 게이트는 서로 완전하게 분리되어 독립적으로 동작시키는 것도 가능하다.
도 38의 예는 보텀 게이트형 MOSTFT를 더블 게이트 구조로 한 것(A)과, 듀얼 게이트형 MOSTFT를 더블 게이트 구조로 한 것(B)이다.
이들 더블 게이트형 MOSTFT도, 상기의 톱 게이트형과 동일한 이점을 가지지만, 이 중에서 듀얼 게이트형의 경우에는 또한, 상하의 게이트부의 어느 하나가 동작이 불가능하게 되어도 한쪽의 게이트부를 사용할 수 있다는 것도 이점이다.
도 39에는 상기의 각 더블 게이트형 MOSTFT의 등가 회로도를 도시하고 있다. 그리고, 상기에서는 게이트를 2개로 분기하였지만, 3개 또는 그 이상으로 분기 또는 분할할 수도 있다. 이들 더블 게이트 또는 멀티 게이트 구조에서, 채널 영역 내에 2이상의 분기된 동일 전위의 게이트 전극을 가지거나, 또는 분할된 상이 전위 또는 동일 전위의 게이트 전극을 가질 수도 있다.
〈제7 실시예〉
도 40은 본 발명의 제7 실시예를 도시한 것으로, nMOSTFT의 듀얼 게이트형 구조의 TFT에서, 상하 게이트부의 어느 한쪽을 트랜지스터 동작시키고 다른 쪽의 게이트부는 다음과 같이 동작시키고 있다.
즉, 도 40 (A)는 nMOSTFT에서, 톱 게이트 측의 게이트 전극에 항상 임의의 부전압을 인가하여 백 채널(back channel)의 리크 전류를 저감시키는 것이다. 톱 게이트 전극을 오픈으로 하는 경우에는 보텀 게이트형으로 사용할 수 있다. 또, 40 (B)는 보텀 게이트 측의 게이트 전극에 항상 임의의 부전압을 인가하여 백 채널의 리크 전류를 저감시키는 것이다. 이 경우에도 보텀 게이트 전극을 오픈으로 하면 톱 게이트형으로 사용할 수 있다. 그리고, pMOSTFT의 경우에는 항상 임의의 정전압을 게이트 전극에 인가하면 백 채널의 리크 전류를 감소시킨다.
어느 경우나 단결정 실리콘층(7)과 절연막의 계면(界面)은 결정성이 나쁘고 리크 전류가 흐르기 쉽지만, 상기와 같은 전극의 부전압 인가에 의하여 리크 전류를 차단할 수 있다. 이것은 LDD 구조의 효과와 합쳐 유리하게 된다. 또, 유리 기판(1) 측으로부터 입사하는 광으로 리크 전류가 흐르는 경우가 있지만, 보텀 게이트 전극으로 광을 차단하므로 리크 전류를 저감시킬 수 있다.
〈제8 실시예〉
도 41∼도 49는 본 발명의 제8 실시예를 도시한 것이다.
전술한 바와 같이, 톱 게이트형, 보텀 게이트형, 듀얼 게이트형의 각 TFT는 각각 구조상, 기능상의 차이 또는 특징이 있으므로, 이들을 표시부와 주변 구동 회로부에서 채용할 때, 이들 각 부 사이에서 TFT를 여러 가지 조합하여 설치하는 것이 유리할 수도 있다.
예를 들면, 도 41에 도시한 바와 같이, 표시부에 톱 게이트형, 보텀 게이트형, 듀얼 게이트형 중 어느 하나의 MOSTFT를 채용한 경우, 주변 구동 회로에는 톱 게이트형 MOSTFT, 보텀 게이트형 MOSTFT, 듀얼 게이트형 MOSTFT 중, 최소한 듀얼 게이트형을 채용하거나 또는 이들의 조합도 가능하다. 이 조합은 12가지(No. 1∼No. 12)를 들 수 있다. 특히, 주변 구동 회로의 MOSTFT에 듀얼 게이트 구조를 사용하면, 이와 같은 듀얼 게이트 구조는 상하 게이트부의 선택에 의하여 톱 게이트형으로나 보텀 게이트형으로나 용이하게 변경할 수 있고, 또 주변 구동 회로의 일부에 큰 구동 능력을 가진 TFT가 필요한 경우에는 듀얼 게이트형이 필요하게 되는 경우도 있다. 예를 들면, LCD 이외의 전기 광학 장치로서 본 발명을 유기 EL이나 FED 등에 적용하는 경우에는 필요하다고 생각된다.
도 42 및 도 43은 표시부의 MOSTFT가 LDD 구조가 아닐 때, 도 44 및 도 45는 표시부의 MOSTFT가 LDD구조일 때, 도 46 및 도 47은 주변 구동 회로부의 MOSTFT가 LDD 구조의 TFT를 포함할 때, 도 48 및 도 49는 주변 구동 회로부와 표시부 양쪽이 LDD 구조의 MOSTFT를 포함할 때의 각각에서, 주변 구동 회로부와 표시부의 각 MOSTFT의 조합을 채널 도전형별로 도시한 각종 예(No. 1∼No. 216)을 도시한다.
이와 같이, 도 41에 도시한 게이트 구조별 조합은 구체적으로 도 42∼도 49에 도시한 바와 같이 된다. 이것은 주변 구동 회로부가 톱 게이트형과 다른 게이트형이 조합된 MOSTFT로 이루어져 있는 경우에도 동일한 조합이 가능하다. 그리고, 도 41∼도 49에 도시한 TFT의 각종 조합은 TFT의 채널 영역 등을 단결정 실리콘으로 형성하는 경우에 한정되지 않고, 다결정 실리콘이나 아몰퍼스 실리콘(단, 표시부만)으로 형성하는 경우에도 동일하게 적용 가능하다.
〈제9 실시예〉
도 50∼도 51은 본 발명의 제9 실시예를 도시한 것이다.
본 실시예에서, 액티브 매트릭스 구동 LCD에서 주변 구동 회로부에는 구동 능력 향상의 관점에서 본 발명에 의한 전술한 단결정 실리콘층을 사용한 TFT를 설치한다. 단, 이것은 듀얼 게이트형에 한정되지 않고 다른 게이트형이 조합될 수도 있고, 채널 도전형도 여러 가지일 수도 있으며, 또 단결정 실리콘층 이외의 다결정 실리콘층을 사용한 MOSTFT가 포함될 수도 있다. 이에 대하여, 표시부의 MOSTFT는 단결정 실리콘층을 사용하는 것이 바람직하지만, 이에 한정되지 않고 다결정 실리콘이나 아몰퍼스 실리콘층을 사용할 수도 있고, 또는 3종의 실리콘층의 최소한 2종이 조합된 것을 사용할 수도 있다. 단, 표시부를 nMOSTFT로 형성할 때는 아몰퍼스 실리콘층을 사용해도 실용적인 스위칭 속도는 얻을 수 있지만, 단결정 실리콘 또는 다결정 실리콘층 쪽이 TFT 면적을 작게 할 수 있고, 화소 결함 감소 면에서도 아몰퍼스 실피콘보다 유리하다. 그리고, 이미 설명한 그래포에피택셜 성장 시에 단결정 실리콘뿐 아니라 다결정 실리콘도 동시에 생겨, 이른 바 CSG(Continuous Grain Silicon) 구조도 포함되는 경우도 있지만, 이것도 능동 소자와 수동 소자의 형성에 사용할 수 있다.
도 50 (A) 내지 50 (C)에는 각 부 사이에서의 MOSTFT의 각종 조합 예를 도시하고, 도 51에는 그 구체 예를 예시하였다. 단결정 실리콘을 사용하면 전류 구동 능력이 향상되므로, 소자를 작게 할 수 있고 대화면화가 가능하게 되며 표시부에서는 개구율이 향상된다.
그리고, 주변 구동 회로부에서는 상기의 MOSTFT뿐 아니라, 다이오드, 커패시턴스, 저항, 인덕턴스 등을 집적한 전자 회로가 절연 기판(유리 기판 등)에 일체 형성될 수 있음은 물론이다.
〈제10 실시예〉
도 52는 본 발명의 제10 실시예를 도시한 것이다.
본 실시예는 전술한 각 실시예가 액티브 매트릭스 구동의 예에 대한 것인 데 대하여, 본 발명을 패시브 매트릭스(passive matrix) 구동에 적용한 것이다.
즉, 표시부는 전술한 MOSTFT와 같은 스위칭 소자를 설치하지 않고, 대향하는 기판에 형성한 한 쌍의 전극 간에 인가하는 전압에 의한 전위차로만 표시부의 입사광 또는 반사광이 조광된다. 이러한 조광 소자로는 반사형, 투과형 LCD를 비롯하여, 유기 또는 무기 EL(일렉트로루미네센스 표시 소자), FED(전계 방출형 표시 소자), LEPD(발광 폴리머 표시 소자), LED(발광 다이오드 표시 소자) 등도 포함된다.
〈제11 실시예〉
도 53은 본 발명의 제11 실시예를 도시한 것이다.
본 실시예는 본 발명을 LCD 이외의 전기 광학 장치인 유기 또는 무기 EL(일렉트로루미네센스 표시 소자)이나 FED(전계 방출형 표시 소자), LEPD(발광 폴리머 표시 소자), LED(발광 다이오드 표시 소자) 등에 적용한 것이다.
즉, 도 53 (A)에는 액티브 매트릭스 구동의 EL 소자를 도시하고, 예를 들면 아몰퍼스 유기 화합물을 사용한 유기 EL 층(또는 ZnS：Mn을 사용한 무기 EL 층)(90)을 기판(1)상에 설치하고, 그 하부에 이미 설명한 투명 전극(ITO)(41)을 형성하고, 상부에 음극(91)을 형성하며, 이들 양극 간의 전압 인가에 의하여 소정 색의 발광이 필터(61)를 통하여 얻을 수 있다.
이때, 액티브 매트릭스 구동에 의하여 투명 전극(41)으로 데이터 전압을 인가하기 위하여, 기판(1)상에 단차(4)를 시드로 하여 촉매 CVD법에 의하여 그래포에피택셜 성장시킨 단결정 실리콘층을 사용한 본 발명에 의한 단결정 실리콘 MOSTFT(즉, nMOSLDD－TFT)가 기판(1)상에 만들어 넣어져 있다. 동일한 TFT는 주변 구동 회로에도 설치된다. 이 EL 소자는 단결정 실리콘층을 사용한 MOSLDD－TFT로 구동하고 있으므로, 스위칭 속도가 빠르고 또 리크 전류도 적다. 그리고, 상기의 필터(61)는 EL 층(90)이 특정 색을 발광하는 것이라면 생략 가능하다.
그리고, EL 소자의 경우, 구동 전압이 높으므로 주변 구동 회로부에는 상기의 MOSTFT 이외에, 고내압의 드라이버 소자(고내압 cMOSTFT와 바이폴라 소자 등)를 설치하는 것이 유리하다.
도 53 (B)는 패시브 매트릭스 구동의 FED를 도시하며, 대향하는 유리 기판(1 및 32) 사이의 진공부에서 양 전극(92 및 93) 사이의 인가 전압에 의하여 냉음극(94)으로부터 방출된 전자를 게이트 라인(95)의 선택에 의하여 대향하는 형광체층(96)으로 입사시키고 소정 색의 발광을 얻는 것이다.
여기에서, 이미터 라인(emitter line)(92)은 주변 구동 회로로 유도되고 데이터 전압으로 구동되지만, 그 주변 구동 회로에는 본 발명에 따라 단결정 실리콘층을 사용한 MOSTFT가 설치되어 이미터 라인(92)의 고속 구동에 기여하고 있다. 그리고, 이 FED는 각 화소에 상기의 MOSTFT를 접속함으로써 액티브 매트릭스 구동시키는 것도 가능하다.
그리고, 도 53 (A)의 소자에서, EL 층(90) 대신 공지의 발광 폴리머를 사용하면 패시브 매트릭스 또는 액티브 매트릭스 구동의 발광 폴리머 표시 장치(LEPD)로 구성할 수 있다. 그 외에, 도 52 (B)의 소자에서, 다이아몬드 박막을 캐소드 측에 사용한 FED와 유사한 디바이스도 구성할 수 있다. 또, 발광 다이오드에서 발광부에 본 발명에 의하여 에피택셜 성장시킨 단결정 실리콘의 MOSTFT에 의하여, 예를 들면 갈륨계(갈륨·알루미늄·비소 등)의 막으로 이루어지는 발광부를 구동할 수 있다.
이상 설명한 본 발명의 실시예는 본 발명의 기술적 사상에 따라 여러 가지로 변형이 가능하다.
예를 들면, 전술한 촉매 CVD법에 의한 단결정 실리콘막(7)의 형성 시에, 디보란(diborane)(B2H6), 포스파인(phosphine)(PH3), 아루신(arsine)(AsH3), 스티빈(stibine)(SbH3) 등을 공급하고, 이 공급 가스의 분해에 의하여 예를 들면 붕소, 인, 안티몬, 비소 등을 단결정 실리콘막(7)에 적량 도핑하면, 성장하는 실리콘 에피택셜 성장층(7)의 P형 또는 N형의 도전형이나, 그 캐리어 농도를 임의로 제어할 수 있다. 또, 단결정 실리콘막(7)은 고밀도 플라즈마 CVD법, 예를 들면 ECR(전자 사이클로트론 공명, Electron Cyclotron Resonance) 플라즈마 CVD 등에 의해서도 형성 가능하다.
또, 유리 기판으로부터의 이온의 확산 방지를 위하여 기판 표면에 SiN 막(예를 들면 두께 50∼200nm), 또한 필요에 따라 SiO2막(예를 들면 두께 100nm)을 설치해도 되고, 또 이들 막에 이미 설명한 바와 같은 단차(4)를 형성해도 된다. 전술한 단차는 RIE 이외에도 이온 실리콘법 등에 의해서도 형성 가능하다.
또, 본 발명은 주변 구동 회로의 TFT에 적합한 것이지만, 그 이외에도 다이오드 등의 소자의 능동 영역이나 저항, 커패시턴스, 인덕턴스 등의 수동 영역을 본 발명에 의한 단결정 실리콘층으로 형성하는 것도 가능하다.
본 발명에 의하면, 기판에 형성한 상기 단차를 시드로 하여 촉매 CVD법이나 고밀도 플라즈마 CVD법 등으로 단결정 실리콘을 그래포에피택셜 성장시키고, 얻어진 단결정 실리콘층을 표시부－주변 구동 회로 일체형의 LCD 등의 전기 광학 장치의 주변 구동 회로부의 듀얼 게이트형 MOSTFT 등에 사용하고 있으므로, 다음의 (A)∼(G)에 나타낸 현저한 작용 효과를 얻을 수 있다.
(A) 소정 형상／치수의 단차를 기판에 형성하고, 그 단차의 저변의 각을 시드로 하여 그래포에피택셜 성장시킴으로써, 540㎠／v·sec 이상의 높은 전자 이동도의 단결정 실리콘층이 얻어지므로, 고성능 드라이버를 내장한 표시용 박막 반도체 장치 등의 전기 광학 장치의 제조가 가능하게 된다.
(B) 특히, 이 단결정 실리콘층에 의한 단결정 실리콘 톱 게이트형 MOSTFT는 높은 스위칭 특성을 가지고, LDD 구조를 가지는 nMOS 또는 pMOS 또는 cMOSTFT로 이루어지는 표시부와, 높은 구동 능력을 가지는 cMOS 또는 nMOS 또는 pMOSTFT 또는 이들의 조합으로 이루어지는 주변 구동 회로를 일체화한 구성이 가능하게 되어 고화질, 고정세, 좁은 프레임 에지, 고효율, 큰 화면의 표시 패널이 실현된다.
(C) 특히, 주변 구동 회로에 듀얼 게이트형 MOSTFT를 사용하고 있으므로, 싱글 게이트형의 TFT에 비하여 1.5∼2배 높은 구동 능력을 가지는 cMOS, nMOS 또는 pMOSTFT를 구성할 수 있어 보다 고성능이며 구동 능력이 큰 TFT가 되고, 특히 주변 구동 회로의 일부에 큰 구동 능력의 TFT가 필요한 경우에는 적합하게 된다. 예를 들면, 주변의 한 쌍의 수직 구동 회로의 한쪽을 생략할 수 있을 뿐 아니라, 본 발명을 LCD 이외의 전기 광학 장치로서 유기 EL이나 FED 등에 적용하는 경우에 유리하다고 생각된다. 또, 듀얼 게이트 구조는 상하 게이트부의 선택에 의하여 톱 게이트형이나 보텀 게이트형으로도 용이하게 변경할 수 있고, 또 상하 게이트부의 어느 하나가 동작이 불가능하게 되어도 한쪽의 게이트부를 사용할 수 있다는 것도 이점이다.
(D) 상기한 단차를 그래포에피택셜 성장의 시드로 사용하고, 또한 이 단차상에 촉매 CVD법(촉매를 사용한 화학적 기상 성장：기판 온도 200∼800℃, 특히, 300∼400℃) 등의 저온 성막 기술로 단결정 실리콘층을 형성할 수 있으므로, 기판상에 저온으로 단결정 실리콘층을 균일하게 형성할 수 있다. 따라서, 왜점이 비교적 낮은 유리 기판이나 내열성 유기 기판 등의 입수하기 쉽고 저코스트이며 물성도 양호한 기판을 사용할 수 있고, 또 기판의 대형화도 가능하게 된다.
(E) 고상 성장법의 경우와 같은 중온에서 장시간의 어닐링이나 액시머 레이저 어닐링이 불필요하게 되므로, 생산성이 높으며 고가인 제조 설비가 불필요하여 코스트 다운이 가능하게 된다.
(F) 이 그래포에피택셜 성장에서는 촉매 CVD 등의 가스 조성비나, 기판 가열 온도, 냉각 속도 등의 조정에 의하여 광범위한 P형 또는 N형 등의 도전형과 고이동도의 단결정 실리콘층이 용이하게 얻어지므로, Vth 조정이 용이하고 저저항화에 의한 고속 동작이 가능하다.
(G) 또, 촉매 CVD 등에 의한 단결정 실리콘의 막 형성 시에 Ⅲ족 또는 Ⅴ족의 불순물 원소(붕소, 인, 안티몬, 비소, 비스머스, 알루미늄 등)를 도핑 가스로부터 개별적으로 적량 도핑해 두면, 그래포에피택셜 성장에 의한 단결정 실리콘 박막의 불순물 종류 및／또는 그 농도, 즉 P형／N형의 도전형 및／또는 캐리어 농도를 임의로 제어할 수 있다.

Claims (144)

  1. 화소 전극이 배설된 표시부와, 이 표시부의 주변에 배설된 주변 구동 회로부와를 제1 기판상에 가지고, 이 제1 기판과 제2 기판과의 사이에 소정의 광학 재료를 개재시켜 이루어지는 전기 광학 장치에 있어서,
    상기 제1 기판의 한쪽의 면상에 게이트 전극과 절연막으로 이루어지는 게이트부가 형성되고,
    상기 제1 기판의 상기 한쪽의 면상에 단차가 형성되고,
    상기 단차 및 상기 게이트부를 포함하는 상기 제1 기판상에 단결정 실리콘층이 형성되고,
    상기 단결정 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 상기 채널 영역의 상부 및 하부에 상기 게이트부를 각각 가지는 듀얼 게이트형의 제1 박막 트랜지스터가 상기 주변 구동 회로부의 최소한 일부를 구성하고 있는
    것을 특징으로 하는 전기 광학 장치.
  2. 제1항에 있어서,
    단면에 있어서 저면에 대하여 측면이 직각 형상 또는 하단측으로 경사 형상으로 되도록 한 요부(凹部)로 하여 상기 단차가 형성되고, 이 단차가 상기 단결정 실리콘층의 그래포에피택셜(graphoepitaxial) 성장시의 시드(seed)로 되어 있는 전기 광학 장치.
  3. 제1항에 있어서,
    상기 제1 박막 트랜지스터가, 상기 제1 기판 및/또는 그 위의 막에 형성된 상기 단차에 의한 기판 요부 내 및/또는 외에 배설되어 있는 전기 광학 장치.
  4. 제1항에 있어서,
    상기 단결정 실리콘층의 Ⅲ족(族) 또는 Ⅴ족의 불순물 종류 및/또는 그 농도가 제어되어 있는 전기 광학 장치.
  5. 제1항에 있어서,
    상기 단차가, 상기 제1 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 형성되어 있는 전기 광학 장치.
  6. 제1항에 있어서,
    상기 단결정 실리콘층 아래의 상기 게이트 전극이 그 측단부에서 사다리꼴 형상으로 되어 있는 전기 광학 장치.
  7. 제1항에 있어서,
    상기 제1 기판과, 상기 단결정 실리콘층과의 사이에 확산 배리어층이 배설되어 있는 전기 광학 장치.
  8. 제1항에 있어서,
    상기 주변 구동 회로부에 있어서, 상기 제1 박막 트랜지스터 이외에, 다결정 또는 아몰퍼스 실리콘층을 채널 영역으로 하고, 이 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형의 박막 트랜지스터, 또는 상기 단결정 실리콘층 또는 다결정 실리콘층 또는 아몰퍼스 실리콘층을 사용한 다이오드, 저항, 커패시턴스, 인덕턴스 소자 등이 배설되어 있는 전기 광학 장치.
  9. 제1항에 있어서,
    상기 표시부에 있어서, 상기 화소 전극을 스위칭하기 위한 스위칭 소자가 상기 제1 기판상에 배설되어 있는 전기 광학 장치.
  10. 제9항에 있어서,
    상기 제1 박막 트랜지스터가 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형 중에서 선정된 최소한 듀얼 게이트형으로 이루어지고, 상기 스위칭 소자가 상기 톱 게이트형, 상기 보텀 게이트형 또는 상기 듀얼 게이트형의 제2 박막 트랜지스터인 전기 광학 장치.
  11. 제10항에 있어서,
    상기 채널 영역의 하부에 배설된 게이트 전극은 내열성 재료로 형성되어 있는 전기 광학 장치.
  12. 제10항에 있어서,
    상기 주변 구동 회로부 및 상기 표시부의 박막 트랜지스터가 n채널형, p채널형 또는 상보형(相補型)의 절연 게이트 전계 효과 트랜지스터를 구성하고 있는 전기 광학 장치.
  13. 제12항에 있어서,
    상기 주변 구동 회로부의 상기 박막 트랜지스터가 상보형과 n채널형과의 조(組), 상보형과 p채널형과의 조, 또는 상보형과 n채널형과 p채널형과의 조로 이루어지는 전기 광학 장치.
  14. 제10항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 박막 트랜지스터의 최소한 일부가 LDD(Light Doped Drain) 구조를 가지고, 이 LDD 구조가 게이트와 소스 또는 드레인과의 사이에 LDD부가 존재하는 싱글 타입, 또는 게이트와 소스 및 드레인과의 사이에 LDD부를 각각 가지는 더블 타입인 전기 광학 장치.
  15. 제10항에 있어서,
    상기 기판상에 단차가 형성되고, 이 단차를 포함하는 상기 제1 기판상에 단결정, 다결정 또는 아몰퍼스 실리콘층이 형성되고, 상기 제2 박막 트랜지스터가 상기 단결정, 다결정 또는 아몰퍼스 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 상기 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 전기 광학 장치.
  16. 제15항에 있어서,
    단면에 있어서 저면에 대하여 측면이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차가 형성되고, 이 단차가 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 되어 있는 전기 광학 장치.
  17. 제15항에 있어서,
    상기 제1 및/또는 제2 박막 트랜지스터의 소스 또는 드레인 전극이 상기 단차를 포함하는 영역상에 형성되어 있는 전기 광학 장치.
  18. 제15항에 있어서,
    상기 제2 박막 트랜지스터가 상기 제1 기판 및/또는 그 위의 막에 형성된 상기 단차에 의한 기판 요부 내 및/또는 외에 배설되어 있는 전기 광학 장치.
  19. 제15항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층의 Ⅲ족 또는 Ⅴ족의 불순물 종류 및/또는 그 농도가 제어되어 있는 전기 광학 장치.
  20. 제15항에 있어서,
    상기 단차가, 상기 제2 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 형성되어 있는 전기 광학 장치.
  21. 제15항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층 아래의 상기 게이트 전극이 그 측단부에서 사다리꼴 형상으로 되어 있는 전기 광학 장치.
  22. 제15항에 있어서,
    상기 제1 기판과 상기 단결정, 다결정 또는 아몰퍼스 실리콘층과의 사이에 확산 배리어층이 배설되어 있는 전기 광학 장치.
  23. 제10항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 박막 트랜지스터가 싱글 게이트 또는 멀티 게이트로 구성되고, 멀티 게이트의 경우에는 채널 영역 내에 2이상의 분기(分岐)된 동일 전위의 게이트 전극을 가지거나, 또는 분할된 상이 전위 또는 동일 전위의 게이트 전극을 가지는 전기 광학 장치.
  24. 제10항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 n 또는 p채널형의 박막 트랜지스터가 듀얼 게이트형일 때는, 상부 또는 하부 게이트 전극이 전기적으로 오픈으로 되거나 또는 임의의 부(負)전압(n채널형의 경우) 또는 정(正)전압(p채널형의 경우)이 인가되고, 보텀 게이트형 또는 톱 게이트형의 박막 트랜지스터로서 동작되는 전기 광학 장치.
  25. 제10항에 있어서,
    상기 주변 구동 회로부의 박막 트랜지스터가 n채널형, p채널형 또는 상보형의 상기 제1 박막 트랜지스터이고, 상기 표시부의 박막 트랜지스터가 단결정 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형이고, 다결정 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형이고, 아몰퍼스 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형인 전기 광학 장치.
  26. 제1항에 있어서,
    상기 제1 기판이 유리 기판 또는 내열성 유기(有機) 기판인 전기 광학 장치.
  27. 제1항에 있어서,
    상기 제1 기판이 광학적으로 불투명 또는 투명인 전기 광학 장치.
  28. 제1항에 있어서,
    상기 화소 전극이 반사형 또는 투과형의 표시부용으로서 배설되어 있는 전기 광학 장치.
  29. 제1항에 있어서,
    상기 표시부가 상기 화소 전극과 컬러 필터 층과의 적층 구조를 가지고 있는 전기 광학 장치.
  30. 제1항에 있어서,
    상기 화소 전극이 반사 전극일 때는, 수지막에 요철(凹凸)이 형성되고, 그 위에 화소 전극이 배설되고, 또 상기 화소 전극이 투명 전극일 때는 투명 평탄화막에 의해 표면이 평탄화되고, 그 평탄화면상에 상기 화소 전극이 배설되어 있는 전기 광학 장치.
  31. 제9항에 있어서,
    상기 표시부가 상기 스위칭 소자에 의한 구동으로 발광 또는 조광(調光)을 행하도록 구성된 전기 광학 장치.
  32. 제9항에 있어서,
    상기 표시부에 복수의 상기 화소 전극이 매트릭스형으로 배열되고, 이들 화소 전극의 각각에 상기 스위칭 소자가 접속되어 있는 전기 광학 장치.
  33. 제1항에 있어서,
    액정표시 장치, 일렉트로루미네센스 표시 장치, 전계 방출형 표시 장치, 발광 폴리머 표시 장치, 발광 다이오드 표시 장치 등으로서 구성된 전기 광학 장치.
  34. 화소 전극이 배설된 표시부와, 이 표시부의 주변에 배설된 주변 구동 회로부와를 기판상에 가지는 전기 광학 장치용 구동 기판에 있어서,
    상기 기판의 한쪽의 면상에 게이트 전극과 게이트 절연막으로 이루어지는 게이트부가 형성되고,
    상기 기판의 상기 한쪽의 면상에 단차가 형성되고,
    상기 단차 및 상기 게이트부를 포함하는 상기 기판상에 단결정 실리콘층이 형성되고,
    상기 단결정 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 상기 채널 영역의 상부 및 하부에 상기 게이트부를 각각 가지는 듀얼 게이트형의 제1 박막 트랜지스터가 상기 주변 구동 회로부의 최소한 일부를 구성하고 있는
    것을 특징으로 하는 전기 광학 장치용 구동 기판.
  35. 제34항에 있어서,
    단면에 있어서 저면에 대하여 면측이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차가 형성되고, 이 단차가 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 되어 있는 전기 광학 장치용 구동 기판.
  36. 제34항에 있어서,
    상기 제1 박막 트랜지스터가 상기 기판 및/또는 그 위의 막에 형성된 상기 단차에 의한 기판 요부 내 및/또는 외에 배설되어 있는 전기 광학 장치용 구동 기판.
  37. 제34항에 있어서,
    상기 단결정 실리콘층의 Ⅲ족 또는 Ⅴ족의 불순물 종류 및/또는 그 농도가 제어되어 있는 전기 광학 장치용 구동 기판.
  38. 제34항에 있어서,
    상기 단차가, 상기 제1 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 형성되어 있는 전기 광학 장치용 구동 기판.
  39. 제34항에 있어서,
    상기 단결정 실리콘층 아래의 상기 게이트 전극이 그 측단부에서 사다리꼴 형상으로 되어 있는 전기 광학 장치용 구동 기판.
  40. 제34항에 있어서,
    상기 기판과 상기 단결정 실리콘층과의 사이에 확산 배리어층이 배설되어 있는 전기 광학 장치용 구동 기판.
  41. 제34항에 있어서,
    상기 주변 구동 회로부에 있어서, 상기 제1 박막 트랜지스터 이외에, 단결정 또는 아몰퍼스 실리콘층을 채널 영역으로 하고, 이 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형의 박막 트랜지스터, 또는 상기 단결정 실리콘층 또는 다결정 실리콘층 또는 아몰퍼스 실리콘층을 사용한 다이오드, 저항, 커패시턴스, 인덕턴스 소자 등이 배설되어 있는 전기 광학 장치용 구동 기판.
  42. 제34항에 있어서,
    상기 표시부에 있어서, 상기 화소 전극을 스위칭하기 위한 스위칭 소자가 상기 기판상에 배설되어 있는 전기 광학 장치용 구동 기판.
  43. 제42항에 있어서,
    상기 제1 박막 트랜지스터가 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형 중에서 선정된 최소한 듀얼 게이트형으로 이루어지고, 상기 스위칭 소자가 톱 게이트형, 상기 보텀 게이트형 또는 상기 듀얼 게이트형의 제2 박막 트랜지스터인 전기 광학 장치용 구동 기판.
  44. 제43항에 있어서,
    상기 채널 영역의 하부에 배설된 게이트 전극은 내열성 재료로 형성되어 있는 전기 광학 장치용 구동 기판.
  45. 제43항에 있어서,
    상기 주변 구동 회로부 및 상기 표시부의 박막 트랜지스터가 n채널형, p채널형 또는 상보형의 절연 게이트 전계 효과 트랜지스터를 구성하고 있는 전기 광학 장치용 구동 기판.
  46. 제45항에 있어서,
    상기 주변 구동 회로부의 상기 박막 트랜지스터가 상보형과 n채널형과의 조, 상보형과 p채널형과의 조, 또는 상보형과 n채널형과 p채널형과의 조로 이루어지는 전기 광학 장치용 구동 기판.
  47. 제43항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 박막 트랜지스터의 최소한 일부가 LDD구조를 가지고, 이 LDD구조가 게이트와 소스 또는 드레인과의 사이에 LDD부가 존재하는 싱글 타입, 또는 게이트와 소스 및 드레인과의 사이에 LDD부를 각각 가지는 더블 타입인 전기 광학 장치용 구동 기판.
  48. 제43항에 있어서,
    상기 기판상에 단차가 형성되고, 이 단차를 포함하는 상기 기판상에 단결정, 다결정 또는 아몰퍼스 실리콘층이 형성되고, 상기 제2의 박막 트랜지스터가 상기 단결정, 다결정 또는 아몰퍼스 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 상기 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 전기 광학 장치용 구동 기판.
  49. 제48항에 있어서,
    단면에 있어서 저면에 대하여 측면이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차가 형성되고, 이 단차가 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 되어 있는 전기 광학 장치용 구동 기판.
  50. 제48항에 있어서,
    상기 제1 및/또는 제2 박막 트랜지스터의 소스 또는 드레인 전극이 상기 단차를 포함하는 영역상에 형성되어 있는 전기 광학 장치용 구동 기판.
  51. 제48항에 있어서,
    상기 제2 박막 트랜지스터가 상기 기판 및/또는 그 위의 막에 형성된 상기 단차에 의한 기판 요부 내 및/또는 외에 배설되어 있는 전기 광학 장치용 구동 기판.
  52. 제48항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층의 Ⅲ족 또는 Ⅴ족의 불순물 종류 및/또는 그 농도가 제어되어 있는 전기 광학 장치용 구동 기판.
  53. 제48항에 있어서,
    상기 단차가, 상기 제2 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 형성되어 있는 전기 광학 장치용 구동 기판.
  54. 제48항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층 아래의 게이트 전극이 그 측단부에서 사다리꼴 형상으로 되어 있는 전기 광학 장치용 구동 기판.
  55. 제48항에 있어서,
    상기 기판과 상기 단결정, 다결정 또는 아몰퍼스 실리콘층과의 사이에 확산 배리어층이 배설되어 있는 전기 광학 장치용 구동 기판.
  56. 제43항에 있어서,
    상기 상기 주변 구동 회로부 및/또는 상기 표시부의 박막 트랜지스터가 싱글 게이트 또는 멀티 게이트로 구성되고, 멀티 게이트의 경우에는 채널 영역 내에 2이상의 분기된 동일 전위의 게이트 전극을 가지거나, 또는 분할된 상이 전위 또는 동일 전위의 게이트 전극을 가지는 전기 광학 장치용 구동 기판.
  57. 제43항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 n 또는 p 채널형의 박막 트랜지스터가 듀얼 게이트형일 때는, 상부 또는 하부 게이트 전극이 전기적으로 오픈으로 되거나 또는 임의의 부전압(n채널형의 경우) 또는 정전압(p채널형의 경우)이 인가되고, 보텀 게이트형 또는 톱 게이트형의 박막 트랜지스터로서 동작되는 전기 광학 장치용 구동 기판.
  58. 제43항에 있어서,
    상기 상기 주변 구동 회로부의 박막 트랜지스터가 n채널형, p채널형 또는 상보형의 상기 제1 박막 트랜지스터이고, 상기 표시부의 박막 트랜지스터가 단결정 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형이고, 다결정 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형이고, 아몰퍼스 실리콘층을 채널 영역으로 할 때는 n채널형, p채널형 또는 상보형인 전기 광학 장치용 구동 기판.
  59. 제34에 있어서,
    상기 기판이 유리 기판 또는 내열성 유기 기판인 전기 광학 장치용 구동 기판.
  60. 제34항에 있어서,
    상기 기판이 광학적으로 불투명 또는 투명인 전기 광학 장치용 구동 기판.
  61. 제34항에 있어서,
    상기 화소 전극이 반사형 또는 투과형의 표시부용으로서 배설되어 있는 전기 광학 장치용 구동 기판.
  62. 제34항에 있어서,
    상기 표시부가 상기 화소 전극과 컬러 필터층과의 적층 구조를 가지고 있는 전기 광학 장치용 구동 기판.
  63. 제34항에 있어서,
    상기 화소 전극이 반사 전극일 때는, 수지막에 요철이 형성되고, 그 위에 화소 전극이 배설되고, 또 상기 화소 전극이 투명 전극일 때는 투명 평탄화막에 의해 표면이 평탄화되고, 그 평탄화면상에 상기 화소 전극이 배설되어 있는 전기 광학 장치용 구동 기판.
  64. 제42항에 있어서,
    상기 표시부가 상기 스위칭 소자에 의한 구동으로 발광 또는 조광을 행하도록 구성된 전기 광학 장치용 구동 기판.
  65. 제42항에 있어서,
    상기 표시부에 복수의 상기 화소 전극이 매트릭스형으로 배열되고, 이들 화소 전극의 각각에 상기 스위칭 소자가 접속되어 있는 전기 광학 장치용 구동 기판.
  66. 제34항에 있어서,
    액정표시 장치, 일렉트로루미네센스장치, 전계 방출형 표시 장치 또는 발광 폴리머 표시 장치 등을 사용하여 구성된 전기 광학 장치용 구동 기판.
  67. 화소 전극이 배설된 표시부와, 이 표시부의 주변에 배설된 주변 구동 회로부와를 제1 기판상에 가지고, 이 제1 기판과 제2 기판과의 사이에 소정의 광학 재료를 개재시켜 이루어지는 전기 광학 장치의 제조 방법에 있어서,
    상기 제1 기판의 한쪽의 면상에 게이트 전극과 게이트 절연막으로 이루어지는 게이트부를 형성하는 공정과,
    상기 제1 기판의 상기 한쪽의 면상에 단차를 형성하는 공정과,
    상기 단차 및 상기 게이트부를 포함하는 상기 제1 기판상에, 촉매 CVD법 또는 고밀도 플라즈마 CVD법 등에 의해 상기 단차를 시드로 하여 단결정 실리콘층을 그래포에피택셜 성장시키는 공정과,
    상기 단결정 실리콘층에 소정의 처리를 행하여 채널 영역, 소스 영역 및 드레인 영역을 형성하는 공정과,
    상기 채널 영역의 상부 및 하부에 상기 게이트부를 각각 가지고, 상기 주변 구동 회로부의 최소한 일부를 구성하는 듀얼 게이트형의 제1 박막 트랜지스터를 형성하는 공정
    으로 이루어지는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  68. 제67항에 있어서,
    단면에 있어서 저면에 대하여 면측이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차를 형성하고, 이 단차를 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 하는 전기 광학 장치의 제조 방법.
  69. 제67항에 있어서,
    상기 단차를 드라이에칭에 의해 절연기판에 형성하고, 상기 단결정 실리콘층을 200∼800℃에서 형성하는 전기 광학 장치의 제조 방법.
  70. 제67항에 있어서,
    상기 촉매 CVD법에 의한 상기 단결정 실리콘층의 형성시, 수소화 규소를 주성분으로 하는 가스를 가열된 촉매체에 접촉시켜 분해시키고, 상기 제1 기판상에 상기 단결정 실리콘층을 퇴적시키는 전기 광학 장치의 제조 방법.
  71. 제70항에 있어서,
    상기 수소화 규소로서 모노실란, 디실란, 트리실란 및 테트라실란 등의 실란계 가스를 사용하고, 상기 촉매체로서 텅스텐, 산화토륨을 함유하는 텅스텐, 몰리브덴, 백금, 팔라듐, 실리콘, 알루미나, 금속을 부착한 세라믹스, 및 탄화규소로 이루어지는 군으로부터 선정된 최소한 1종의 재료를 사용하는 전기 광학 장치의 제조 방법.
  72. 제67항에 있어서,
    상기 제1 기판상에 확산 배리어층을 형성하고, 그 위에 상기 단결정 실리콘층을 형성하는 전기 광학 장치의 제조 방법.
  73. 제67항에 있어서,
    상기 단결정 실리콘층의 성막시에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 혼입시키고, 이로써 상기 단결정 실리콘층의 불순물 종류 및/또는 그 농도를 제어하는 전기 광학 장치의 제조 방법.
  74. 제67항에 있어서,
    상기 제1 박막 트랜지스터를, 상기 제1 기판 및/또는 그 위의 막에 형성한 상기 단차에 의한 기판 요부 내 및/또는 외에 배설하는 전기 광학 장치의 제조 방법.
  75. 제67항에 있어서,
    상기 제1 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 상기 단차를 형성하는 전기 광학 장치의 제조 방법.
  76. 제67항에 있어서,
    상기 단결정 실리콘층 아래의 상기 게이트 전극을 그 측단부에서 사다리꼴 형상으로 하는 전기 광학 장치의 제조 방법.
  77. 제67항에 있어서,
    상기 단결정 실리콘층의 성장후, 이 단결정 실리콘층에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 도입하여 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역을 형성하는 전기 광학 장치의 제조 방법.
  78. 제67항에 있어서,
    상기 주변 구동 회로부에 있어서, 상기 제1 박막 트랜지스터 이외에, 다결정 또는 아몰퍼스 실리콘층을 채널 영역으로 하고, 이 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형의 박막 트랜지스터, 또는 상기 단결정 실리콘층 또는 다결정 실리콘층 또는 아몰퍼스 실리콘층을 사용한 다이오드, 저항, 커패시턴스, 인덕턴스 소자 등을 배설하는 전기 광학 장치의 제조 방법.
  79. 제67항에 있어서,
    상기 표시부에 있어서, 상기 화소 전극을 스위칭하기 위한 스위칭 소자를 상기 기판상에 배설하는 전기 광학 장치의 제조 방법.
  80. 제79항에 있어서,
    상기 제1 박막 트랜지스터를, 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형 중에서 선택된 최소한 듀얼 게이트형으로 하고, 또한 상기 스위칭 소자로서 상기 톱 게이트형, 상기 보텀 게이트형 또는 상기 듀얼 게이트형의 제2 박막 트랜지스터를 형성하는 전기 광학 장치의 제조 방법.
  81. 제80항에 있어서,
    상기 제2 박막 트랜지스터가, 보텀 게이트형 또는 듀얼 게이트형일 때는 상기 채널 영역의 하부에 내열성 재료로 이루어지는 하부 게이트 전극을 배설하고, 이 게이트 전극상에 게이트 절연막을 형성하여 하부 게이트부를 형성한 후, 상기 단차의 형성 공정을 포함하여 상기 제1 박막 트랜지스터와 공통의 공정을 거쳐 상기 제2 박막 트랜지스터를 형성하는 전기 광학 장치의 제조 방법.
  82. 제80항에 있어서,
    상기 하부 게이트부상에 상기 단결정 실리콘층을 형성한 후, 이 단결정 실리콘층에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 도입하고, 소스 및 드레인 영역을 형성한 후, 활성화 처리를 행하는 전기 광학 장치의 제조 방법.
  83. 제82항에 있어서,
    상기 단결정 실리콘층의 형성후 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 상기 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입후 상기 활성화 처리를 행하고, 게이트 절연막의 형성후, 상기 제1 박막 트랜지스터의 상부게이트 전극과, 필요하다면 상기 제2 박막 트랜지스터의 상부게이트 전극을 형성하는 전기 광학 장치의 제조 방법.
  84. 제80항에 있어서,
    상기 제2 박막 트랜지스터가 톱 게이트형일 때, 상기 단결정 실리콘층의 형성후 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입후 활성화 처리를 행하고, 그 후 상기 제1 및 제2 박막 트랜지스터의 게이트 절연막과 게이트 전극으로 이루어지는 각 게이트부를 형성하는 전기 광학 장치의 제조 방법.
  85. 제80항에 있어서,
    상기 제2 박막 트랜지스터가 톱 게이트형일 때, 상기 단결정 실리콘층의 형성후 상기 제1 및 제2 박막 트랜지스터의 각 게이트 절연막과 내열성 재료로 이루어지는 각 게이트 전극과를 형성하여 각 게이트부를 형성하고, 이들 게이트부 및 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입후 상기 활성화 처리를 행하는 전기 광학 장치의 제조 방법.
  86. 제80항에 있어서,
    상기 주변 구동 회로부 및 상기 표시부의 박막 트랜지스터로서 n채널형, p채널형 또는 상보형의 절연 게이트 전계 효과 트랜지스터를 구성하는 전기 광학 장치의 제조 방법.
  87. 제86항에 있어서,
    상기 주변 구동 회로부의 상기 박막 트랜지스터를 상보형과 n채널형과의 조, 상보형과 p채널형과의 조, 또는 상보형과 n채널형과 p채널형과의 조로 형성하는 전기 광학 장치의 제조 방법.
  88. 제80항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 박막 트랜지스터의 최소한 일부를 LDD 구조로 하고, 이 LDD구조를 게이트와 소스 또는 드레인과의 사이에 LDD부가 존재하는 싱글 타입, 또는 게이트와 소스 및 드레인과의 사이에 LDD부를 각각 가지는 더블 타입으로 하는 전기 광학 장치의 제조 방법.
  89. 제88항에 있어서,
    상기 LDD구조를 형성할 때 사용한 레지스트 마스크를 남기고, 이것을 덮는 레지스트 마스크를 사용하여 소스 영역 및 드레인 영역 형성용의 이온 주입을 행하는 전기 광학 장치의 제조 방법.
  90. 제80항에 있어서,
    상기 기판의 한쪽의 면상에 단차를 형성하고, 이 단차를 포함하는 상기 제1 기판상에 단결정, 다결정 또는 아몰퍼스 실리콘층을 형성하고, 상기 단결정, 다결정 또는 아몰퍼스 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 그 상부 및/또는 하부에 게이트부를 가지는 상기 제2 박막 트랜지스터를 형성하는 전기 광학 장치의 제조 방법.
  91. 제90항에 있어서,
    단면에 있어서 저면에 대하여 측면이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차를 형성하고, 이 단차를 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 하는 전기 광학 장치의 제조 방법.
  92. 제90항에 있어서,
    상기 제1 및/또는 제2 박막 트랜지스터의 소스 또는 드레인 전극을 상기 단차를 포함하는 영역상에 형성하는 전기 광학 장치의 제조 방법.
  93. 제90항에 있어서,
    상기 제2 박막 트랜지스터를 상기 제1 기판 및/또는 그 위의 막에 형성한 상기 단차에 의한 기판 요부 내 및/또는 외에 배설하는 전기 광학 장치의 제조 방법.
  94. 제90항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층의 Ⅲ족 또는 Ⅴ족의 불순물 종류 및/또는 그 농도를 제어하는 전기 광학 장치의 제조 방법.
  95. 제90항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 상기 단차를 형성하는 전기 광학 장치의 제조 방법.
  96. 제90항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층 아래의 게이트 전극을 그 측단부에서 사다리꼴 형상으로 하는 전기 광학 장치의 제조 방법.
  97. 제90항에 있어서,
    상기 제1 기판과, 상기 단결정, 다결정 또는 아몰퍼스 실리콘층과의 사이에 확산 배리어층을 배설하는 전기 광학 장치의 제조 방법.
  98. 제67항에 있어서,
    상기 제1 기판으로서 유리 기판 또는 내열성 유기 기판을 사용하는 전기 광학 장치의 제조 방법.
  99. 제67항에 있어서,
    상기 제1 기판을 광학적으로 불투명 또는 투명으로 하는 전기 광학 장치의 제조 방법.
  100. 제67항에 있어서,
    상기 화소 전극을 반사형 또는 투과형의 표시부용으로서 배설하는 전기 광학 장치의 제조 방법.
  101. 제67항에 있어서,
    상기 표시부에 상기 화소 전극과 컬러 필터층과의 적층 구조를 배설하는 전기 광학 장치의 제조 방법.
  102. 제67항에 있어서,
    상기 화소 전극이 반사 전극일 때는, 수지막에 요철을 형성하고, 그 위에 화소 전극을 배설하고, 또 상기 화소 전극이 투명 전극일 때는 투명 평탄화막에 의해 표면을 평탄화하고, 그 평탄화면상에 상기 화소 전극을 배설하는 전기 광학 장치의 제조 방법.
  103. 제79항에 있어서,
    상기 표시부를 상기 스위칭 소자에 의한 구동으로 발광 또는 조광을 행하도록 구성하는 전기 광학 장치의 제조 방법.
  104. 제79항에 있어서,
    상기 표시부에 복수의 상기 화소 전극을 매트릭스형으로 배열하고, 이들 화소 전극의 각각에 상기 스위칭 소자를 접속하는 전기 광학 장치의 제조 방법.
  105. 제67항에 있어서,
    액정표시 장치, 일렉트로루미네센스 표시 장치, 전계 방출형 표시 장치, 발광 폴리머 표시 장치, 발광 다이오드 표시 장치 등으로서 제조하는 전기 광학 장치의 제조 방법.
  106. 화소 전극이 배설된 표시부와, 이 표시부의 주변에 배설된 주변 구동 회로부와를 기판상에 가지는 전기 광학 장치용 구동 기판의 제조 방법에 있어서,
    상기 기판의 한쪽의 면상에 게이트 전극과 게이트 절연막으로 이루어지는 게이트부를 형성하는 공정과,
    상기 기판의 상기 한쪽의 면상에 단차를 형성하는 공정과,
    상기 단차 및 상기 게이트부를 포함하는 상기 기판상에, 촉매 CVD법 또는 고밀도 플라즈마 CVD법 등에 의해 상기 단차를 시드로 하여 단결정 실리콘층을 그래포에피택셜 성장시키는 공정과,
    상기 단결정 실리콘층에 소정의 처리를 행하여 채널 영역, 소스 영역 및 드레인 영역을 형성하는 공정과,
    상기 채널 영역의 상부 및 하부에 상기 게이트부를 각각 가지고, 상기 주변 구동 회로부의 최소한 일부를 구성하는 듀얼 게이트형의 제1 박막 트랜지스터를 형성하는 공정
    으로 이루어지는 것을 특징으로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  107. 제106항에 있어서,
    단면에 있어서 저면에 대하여 면측이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차를 형성하고, 이 단차를 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  108. 제106항에 있어서,
    상기 단차를 드라이에칭에 의해 절연기판에 형성하고, 상기 단결정 실리콘층을 200∼800℃에서 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  109. 제106항에 있어서,
    상기 촉매 CVD법에 의한 상기 단결정 실리콘층의 형성시, 수소화 규소를 주성분으로 하는 가스를 가열된 촉매체에 접촉시켜 분해시키고, 상기 기판상에 상기 단결정 실리콘층을 퇴적시키는 전기 광학 장치용 구동 기판의 제조 방법.
  110. 제109항에 있어서,
    상기 수소화 규소로서 모노실란, 디실란, 트리실란 및 테트라실란 등의 실란계 가스를 사용하고, 상기 촉매체로서 텅스텐, 산화토륨을 함유하는 텅스텐, 몰리브덴, 백금, 팔라듐, 실리콘, 알루미나, 금속을 부착한 세라믹스, 및 탄화규소로 이루어지는 군으로부터 선정된 최소한 1종의 재료를 사용하는 전기 광학 장치용 구동 기판의 제조 방법.
  111. 제106항에 있어서,
    상기 제1 기판상에 확산 배리어층을 형성하고, 그 위에 상기 단결정 실리콘층을 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  112. 제106항에 있어서,
    상기 단결정 실리콘층의 성막시에 Ⅲ족 또는 Ⅴ족의 불순물을 혼입시키고, 이로써 상기 단결정 실리콘층의 불순물 종류 및/또는 그 농도를 제어하는 전기 광학 장치용 구동 기판의 제조 방법.
  113. 제106항에 있어서,
    상기 제1 박막 트랜지스터를, 상기 기판 및/또는 그 위의 막에 형성한 상기 단차에 의한 기판 요부 내 및/또는 외에 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  114. 제106항에 있어서,
    상기 제1 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 상기 단차를 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  115. 제106항에 있어서,
    상기 단결정 실리콘층 아래의 상기 게이트 전극을 그 측단부에서 사다리꼴 형상으로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  116. 제106항에 있어서,
    상기 단결정 실리콘층의 성장후, 이 단결정 실리콘층에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 도입하여 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역을 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  117. 제106항에 있어서,
    상기 주변 구동 회로부에 있어서, 상기 제1 박막 트랜지스터 이외에, 다결정 또는 아몰퍼스 실리콘층을 채널 영역으로 하고, 이 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형의 박막 트랜지스터, 또는 상기 단결정 실리콘층 또는 다결정 실리콘층 또는 아몰퍼스 실리콘층을 사용한 다이오드, 저항, 커패시턴스, 인덕턴스 소자 등을 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  118. 제106항에 있어서,
    상기 표시부에 있어서, 상기 화소 전극을 스위칭하기 위한 스위칭 소자를 상기 기판상에 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  119. 제118항에 있어서,
    상기 제1 박막 트랜지스터를, 채널 영역의 상부 및/또는 하부에 게이트부를 가지는 톱 게이트형, 보텀 게이트형 또는 듀얼 게이트형 중에서 선정된 최소한 듀얼 게이트형으로 하고, 또한 상기 스위칭 소자로서 상기 톱 게이트형, 상기 보텀 게이트형 또는 상기 듀얼 게이트형의 제2 박막 트랜지스터를 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  120. 제119항에 있어서,
    상기 제2 박막 트랜지스터가, 보텀 게이트형 또는 듀얼 게이트형일 때는 상기 채널 영역의 하부에 내열성 재료로 이루어지는 하부 게이트 전극을 배설하고, 이 게이트 전극상에 게이트 절연막을 형성하여 하부 게이트부를 형성한 후, 상기 단차의 형성 공정을 포함하여 상기 제1 박막 트랜지스터와 공통의 공정을 거쳐 상기 제2 박막 트랜지스터를 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  121. 제120항에 있어서,
    상기 하부 게이트부상에 상기 단결정 실리콘층을 성장한 후, 이 단결정 실리콘층에 Ⅲ족 또는 Ⅴ족의 불순물 원소를 도입하고, 소스 및 드레인 영역을 형성한 후, 활성화 처리를 행하는 전기 광학 장치용 구동 기판의 제조 방법.
  122. 제121항에 있어서,
    상기 단결정 실리콘층의 형성후 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 상기 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입후 상기 활성화 처리를 행하고, 게이트 절연막의 형성후, 상기 제1 박막 트랜지스터의 상부게이트 전극과, 필요하다면 상기 제2 박막 트랜지스터의 상부게이트 전극을 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  123. 제119항에 있어서,
    상기 제2 박막 트랜지스터가 톱 게이트형일 때, 상기 단결정 실리콘층의 형성후 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입후 활성화 처리를 행하고, 그 후 상기 제1 및 제2 박막 트랜지스터의 게이트 절연막과 게이트 전극으로 이루어지는 각 게이트부를 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  124. 제119항에 있어서,
    상기 제2 박막 트랜지스터가 톱 게이트형일 때, 상기 단결정 실리콘층의 형성후 상기 제1 및 제2 박막 트랜지스터의 각 게이트 절연막과 내열성 재료로 이루어지는 각 게이트 전극과를 형성하여 각 게이트부를 형성하고, 이들 게이트부 및 레지스트를 마스크로 하여 상기 제1 및 제2 박막 트랜지스터의 각 소스 및 드레인 영역을 불순물 원소의 이온 주입으로 형성하고, 이 이온 주입후 상기 활성화 처리를 행하는 전기 광학 장치용 구동 기판의 제조 방법.
  125. 제119항에 있어서,
    상기 주변 구동 회로부 및 상기 표시부의 박막 트랜지스터로서 n채널형, p채널형 또는 상보형의 절연 게이트 전계 효과 트랜지스터를 구성하는 전기 광학 장치용 구동 기판의 제조 방법.
  126. 제125항에 있어서,
    상기 주변 구동 회로부의 상기 박막 트랜지스터를 상보형과 n채널형과의 조, 상보형과 p채널형과의 조, 또는 상보형과 n채널형과 p채널형과의 조로 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  127. 제119항에 있어서,
    상기 주변 구동 회로부 및/또는 상기 표시부의 박막 트랜지스터의 최소한 일부를 LDD 구조로 하고, 이 LDD구조를 게이트와 소스 또는 드레인과의 사이에 LDD부가 존재하는 싱글 타입, 또는 게이트와 소스 및 드레인과의 사이에 LDD부를 각각 가지는 더블 타입으로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  128. 제127항에 있어서,
    상기 LDD구조를 형성할 때 사용한 레지스트 마스크를 남기고, 이것을 덮는 레지스트 마스크를 사용하여 소스 영역 및 드레인 영역 형성용의 이온 주입을 행하는 전기 광학 장치용 구동 기판의 제조 방법.
  129. 제119항에 있어서,
    상기 기판의 한쪽의 면상에 단차를 형성하고, 이 단차를 포함하는 상기 제1 기판상에 단결정, 다결정 또는 아몰퍼스 실리콘층을 형성하고, 상기 단결정, 다결정 또는 아몰퍼스 실리콘층을 채널 영역, 소스 영역 및 드레인 영역으로 하고, 그 상부 및/또는 하부에 게이트부를 가지는 상기 제2 박막 트랜지스터를 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  130. 제129항에 있어서,
    단면에 있어서 저면에 대하여 측면이 직각 형상 또는 하단 측으로 경사 형상으로 되도록 한 요부로 하여 상기 단차를 형성하고, 이 단차를 상기 단결정 실리콘층의 그래포에피택셜 성장시의 시드로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  131. 제130항에 있어서,
    상기 제1 및/또는 제2 박막 트랜지스터의 소스 또는 드레인 전극을 상기 단차를 포함하는 영역상에 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  132. 제129항에 있어서,
    상기 제2 박막 트랜지스터를 상기 기판 및/또는 그 위의 막에 형성한 상기 단차에 의한 기판 요부 내 및/또는 외에 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  133. 제129항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층의 Ⅲ족 또는 Ⅴ족의 불순물 종류 및/또는 그 농도를 제어하는 전기 광학 장치용 구동 기판의 제조 방법.
  134. 제129항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역에서 형성되는 소자 영역의 최소한 일변에 따라 상기 단차를 형성하는 전기 광학 장치용 구동 기판의 제조 방법.
  135. 제129항에 있어서,
    상기 단결정, 다결정 또는 아몰퍼스 실리콘층 아래의 게이트 전극을 그 측단부에서 사다리꼴 형상으로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  136. 제129항에 있어서,
    상기 기판과, 상기 단결정, 다결정 또는 아몰퍼스 실리콘층과의 사이에 확산 배리어층을 배설하는 전기 광학 장치의 제조 방법.
  137. 제106항에 있어서,
    상기 기판으로서 유리 기판 또는 내열성 유기 기판을 사용하는 전기 광학 장치용 구동 기판의 제조 방법.
  138. 제106항에 있어서,
    상기 기판을 광학적으로 불투명 또는 투명으로 하는 전기 광학 장치용 구동 기판의 제조 방법.
  139. 제106항에 있어서,
    상기 화소 전극을 반사형 또는 투과형의 표시부용으로서 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  140. 제106항에 있어서,
    상기 표시부에 상기 화소 전극과 컬러 필터층과의 적층 구조를 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  141. 제106항에 있어서,
    상기 화소 전극이 반사 전극일 때는, 수지막에 요철을 형성하고, 그 위에 화소 전극을 배설하고, 또 상기 화소 전극이 투명 전극일 때는 투명 평탄화막에 의해 표면을 평탄화하고, 그 평탄화면상에 상기 화소 전극을 배설하는 전기 광학 장치용 구동 기판의 제조 방법.
  142. 제118항에 있어서,
    상기 표시부를 상기 스위칭 소자에 의한 구동으로 발광 또는 조광을 행하도록 구성하는 전기 광학 장치용 구동 기판의 제조 방법.
  143. 제118항에 있어서,
    상기 표시부에 복수의 상기 화소 전극을 매트릭스형으로 배열하고, 이들 화소 전극의 각각에 상기 스위칭 소자를 접속하는 전기 광학 장치용 구동 기판의 제조 방법.
  144. 제106항에 있어서,
    액정표시 장치, 일렉트로루미네센스 표시 장치, 전계 방출형 표시 장치, 발광 폴리머 표시 장치, 발광 다이오드 표시 장치 등으로서 제조하는 전기 광학 장치용 구동 기판의 제조 방법.
KR1019990042337A 1998-10-01 1999-10-01 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법 KR20000028785A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP27982198A JP2000111945A (ja) 1998-10-01 1998-10-01 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP98-279821 1998-10-01

Publications (1)

Publication Number Publication Date
KR20000028785A true KR20000028785A (ko) 2000-05-25

Family

ID=17616392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990042337A KR20000028785A (ko) 1998-10-01 1999-10-01 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법

Country Status (3)

Country Link
US (2) US6504215B1 (ko)
JP (1) JP2000111945A (ko)
KR (1) KR20000028785A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827556B1 (ko) * 2000-08-30 2008-05-07 소니 가부시끼 가이샤 다결정 실리콘층 성장방법, 단결정 실리콘층 성장방법 및촉매 ｃｖｄ 장치
KR101010082B1 (ko) * 2002-12-17 2011-01-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101012795B1 (ko) * 2003-12-05 2011-02-08 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
US7145536B1 (en) * 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6952194B1 (en) * 1999-03-31 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
TW478169B (en) * 1999-07-16 2002-03-01 Seiko Epson Corp Electro optical device and the projection display device using the same
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
TW525305B (en) * 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20020011205A1 (en) * 2000-05-02 2002-01-31 Shunpei Yamazaki Film-forming apparatus, method of cleaning the same, and method of manufacturing a light-emitting device
KR100379543B1 (ko) * 2000-11-23 2003-04-10 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4632522B2 (ja) * 2000-11-30 2011-02-16 Ｎｅｃ液晶テクノロジー株式会社 反射型液晶表示装置の製造方法
WO2003005115A1 (en) * 2001-07-06 2003-01-16 Samsung Electronics Co., Ltd. An etchant for a wire, a method for manufacturing the wire and a method for manufacturing a thin film transistor array panel including the method
GB0210065D0 (en) * 2002-05-02 2002-06-12 Koninkl Philips Electronics Nv Electronic devices comprising bottom gate tft's and their manufacture
TW594653B (en) * 2003-06-02 2004-06-21 Toppoly Optoelectronics Corp Low leakage thin film transistor circuit
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
CN100502050C (zh) * 2004-08-13 2009-06-17 株式会社半导体能源研究所 半导体器件的制造方法
KR101324756B1 (ko) 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US9041202B2 (en) * 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI559501B (zh) * 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI401797B (zh) * 2010-12-28 2013-07-11 Ind Tech Res Inst 主動元件陣列以及有機發光二極體畫素陣列的製作方法
TWI493725B (zh) 2012-07-18 2015-07-21 E Ink Holdings Inc 半導體結構
CN103668069A (zh) * 2012-09-21 2014-03-26 浙江大学 一种二维硅烯薄膜及其制备方法
US20140166991A1 (en) * 2012-12-17 2014-06-19 Dmitri E. Nikonov Transparent light-emitting display
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
JP6105459B2 (ja) * 2013-12-17 2017-03-29 株式会社ジャパンディスプレイ 液晶表示装置及び電子機器
CN107092117B (zh) * 2017-06-29 2019-11-12 京东方科技集团股份有限公司 显示面板及提高显示面板显示质量的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140391A (en) * 1987-08-24 1992-08-18 Sony Corporation Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer
US5017983A (en) * 1989-08-03 1991-05-21 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
GB2235326A (en) * 1989-08-16 1991-02-27 Philips Electronic Associated Active matrix liquid crystal colour display devices
US5305128A (en) * 1989-12-22 1994-04-19 North American Philips Corporation Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JP3678437B2 (ja) * 1994-03-16 2005-08-03 株式会社日立製作所 液晶表示装置の製造方法および液晶表示装置
JP3377853B2 (ja) * 1994-03-23 2003-02-17 ティーディーケイ株式会社 薄膜トランジスタの作製方法
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
KR100219117B1 (ko) * 1996-08-24 1999-09-01 구자홍 박막트랜지스터 액정표시장치 및 그 제조방법
JP4228458B2 (ja) * 1999-03-16 2009-02-25 ソニー株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827556B1 (ko) * 2000-08-30 2008-05-07 소니 가부시끼 가이샤 다결정 실리콘층 성장방법, 단결정 실리콘층 성장방법 및촉매 ｃｖｄ 장치
KR101010082B1 (ko) * 2002-12-17 2011-01-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101012795B1 (ko) * 2003-12-05 2011-02-08 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법

Also Published As

Publication number Publication date
US6825070B2 (en) 2004-11-30
US6504215B1 (en) 2003-01-07
US20030071309A1 (en) 2003-04-17
JP2000111945A (ja) 2000-04-21

Similar Documents

Publication Publication Date Title
KR20000028785A (ko) 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법
US6521525B2 (en) Electro-optic device, drive substrate for electro-optic device and method of manufacturing the same
JP2000101088A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
US7115902B1 (en) Electro-optical device and method for manufacturing the same
US7576360B2 (en) Electro-optical device which comprises thin film transistors and method for manufacturing the same
US6372558B1 (en) Electrooptic device, driving substrate for electrooptic device, and method of manufacturing the device and substrate
JP4366732B2 (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
US7095082B2 (en) Electrooptical device, substrate for driving electrooptical device and methods for making the same
US20020006681A1 (en) Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device
US20040257487A1 (en) Array substrate for liquid crystal display and fabrication method thereof
JP4300435B2 (ja) 電気光学装置の製造方法、及び電気光学装置用の駆動基板の製造方法
JP2000231118A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP4228248B2 (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
US20030096463A1 (en) Thin-film semiconductor element and method of producing same
JP2000068514A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP4366731B2 (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000111948A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000124459A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000122090A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000114540A (ja) 電気光学装置の製造方法及び電気光学装置用の製造方法
JP2000089249A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000214484A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000111949A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000155334A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000111944A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application