JP3199808B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3199808B2
JP3199808B2 JP00867092A JP867092A JP3199808B2 JP 3199808 B2 JP3199808 B2 JP 3199808B2 JP 00867092 A JP00867092 A JP 00867092A JP 867092 A JP867092 A JP 867092A JP 3199808 B2 JP3199808 B2 JP 3199808B2
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芳和 小島
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果型の
トランジスタ素子を含む半導体集積回路装置に関し、よ
り詳しくはその静電破壊防止構造に関する。
【０００２】
【従来の技術】まず、図２２を参照して半導体集積回路
装置の一般的な構造を簡潔に説明する。半導体集積回路
装置０は、外部回路（図示せず）に対する接続部２と、
所定の論理処理等を行なう内部回路１とから構成されて
いる。何れの部分にも、絶縁ゲート電界効果型（以下Ｍ
ＯＳ型という）のトランジスタが基本的構成要素として
集積されている。ここで、発明の理解を容易にする為
に、接続部２に属するＭＯＳトランジスタを特に周辺ト
ランジスタと呼び、内部回路１に属するＭＯＳトランジ
スタを内部トランジスタと呼ぶ事にする。
【０００３】接続部２は、入力端子３、出力端子４、電
源端子５、接地端子６等を備えている。一般に、入力端
子３と内部回路１との間には入力保護回路７が挿入され
ている。出力端子４には大別して２種類ある。一対の相
補型ＭＯＳトランジスタあるいはＣＭＯＳトランジスタ
からなるインバータ８を利用したＣＭＯＳ出力端子と、
オープンドレイン接続されたＮチャネルＭＯＳトランジ
スタ９を用いたオープンドレイン出力端子である。上述
したＣＭＯＳトランジスタやＮチャネルＭＯＳトランジ
スタは周辺トランジスタの一例である。なお、電源端子
５は電源ラインＶＤＤに接続され、接地端子６は接地ラ
インＧＮＤに接続される。
【０００４】次に、図２３を参照してＭＯＳトランジス
タの一般的な構造を簡潔に説明する。図示の例は、Ｎ+
シングルドレイン構造（以下この構造をＣＯＮＶ構造と
称する）のＮチャネルＭＯＳトランジスタである。シリ
コン等からなる半導体基板ＳＵＢの上に、二酸化シリコ
ン等からなるゲート絶縁膜ＯＸを介してゲート電極Ｇが
形成されている。基板ＳＵＢはＰ型であり、ゲート絶縁
膜ＯＸは例えば１００〜８００オングストロームの膜厚
を有する。ゲート電極Ｇの両側には、Ｎ+ 型の不純物拡
散領域からなるソースＳ及びドレインＤが形成されてい
る。両拡散領域の間にはゲート電極Ｇによって導通制御
されるチャネルｃｈが規定される。
【０００５】半導体集積回路装置の集積密度を高める為
に、近年トランジスタ素子が益々微細化される傾向にあ
る。即ち、チャネルｃｈの長さ（以下チャネル長とい
う）が益々短かくなってきている。しかしながら、ＣＯ
ＮＶ構造のトランジスタにおいてチャネル長の短縮化を
進めると、ホットエレクトロンによる特性劣化が多発す
る様になる。
【０００６】図２４を参照して、近年開発された二重ド
レイン構造（以下ＬＤＤ構造と称する）を有するＭＯＳ
トランジスタを簡潔に説明する。このＬＤＤ構造は、素
子の微細化に伴ない顕著になってきたホットエレクトロ
ンによる耐久性劣化を防止する為に開発されたものであ
る。図示する様に、ＬＤＤ構造は、Ｎ- 型の不純物拡散
領域とＮ+ 型の不純物拡散領域が連続したドレインＤを
備えている。又、ソースＳも同様な構造となっている。
なお、所謂スケーリング則に従って、チャネル長を短か
くすると相似的にゲート絶縁膜ＯＸの膜厚が薄くなる。
例えば、ＣＯＮＶ構造におけるゲート絶縁膜の厚みが３
００〜４００オングストロームであるのに対して、微細
化されたＬＤＤ構造においてはゲート絶縁膜の厚みは１
００〜３００オングストローム程度に薄くなる。一方、
ＣＯＮＶ構造ではドレイン耐圧あるいはブレークダウン
電圧が例えば１０Ｖであるのに対して、ＬＤＤ構造を採
用するとドレイン耐圧は例えば２０Ｖ程度に上昇する。
【０００７】
【発明が解決しようとする課題】図２５を参照して本発
明が解決しようとする従来の技術の課題を簡潔に説明す
る。図２５は、トランジスタ耐圧とチャネル長（以下Ｌ
長と称する事もある）との関係を示すグラフである。図
示する様に、ＣＯＮＶ構造のゲート絶縁耐圧あるいはゲ
ートブレークダウン電圧に比べて、微細化されたＬＤＤ
構造のゲート絶縁耐圧は低下している。スケーリング則
によりゲート絶縁膜が必然的に薄くなった為である。一
方、ＬＤＤ構造のドレイン耐圧あるいはＤＣ耐圧はＣＯ
ＮＶ構造のドレイン耐圧に比べて大きく上昇している。
加えて、ＣＯＮＶ構造においては、Ｌ長が３μを下回る
とパンチスルーが多発する領域となりＩＣ定格電圧を下
回るのに対して、ＬＤＤ構造においてはＬ長が１μ程度
になるまで、パンチスルー領域は現われない。
【０００８】図２５のグラフから明らかな様に、素子の
微細化を進めてＬＤＤ構造を採用すると、場合によって
はドレイン耐圧がゲート絶縁耐圧を上回り逆転現象が生
じる。この逆転により、ＭＯＳトランジスタの静電気破
壊耐量（以下ＥＳＤ耐量と称する）が低下するという問
題点が生じる。即ち、ドレイン電極に静電気ストレスが
加わりサージ電流が流れると、ドレイン耐圧が高くなっ
ている為、ストレスがゲート絶縁膜に直接影響する様に
なり絶縁破壊を起こす確率が高くなる。
【０００９】再び、図２２に戻って従来の技術の問題点
をさらに詳細に説明する。従来、内部回路１を構成する
内部トランジスタと接続部２を構成する周辺トランジス
タは半導体製造プロセス上、基本的に同一の構造を有し
ていた。微細化に伴ない、ホットエレクトロン耐久性劣
化の改善に主眼が置かれ、ＥＳＤ耐量については実用的
な対策が講じられていなかった。内部トランジスタにつ
いてはホットエレクトロンあるいはホットキャリアによ
る耐久性劣化を防止し動作時の信頼性確保を図る事が重
要であるとともに、外部からの静電気ストレスに直接曝
される事がないのでＥＳＤ耐量の低下は然程問題とはな
らない。一方、周辺トランジスタについては外部からの
静電気ストレスの影響を直接に受ける為、ＥＳＤ耐量の
低下はトランジスタの静電破壊を招き故障が多発すると
いう問題点がある。例えば、オープンドレイン型の出力
端子４に接続されるＮチャネルＭＯＳトランジスタ９
は、ＣＭＯＳからなるインバータ８を使用したものより
とりわけＥＳＤ耐量が弱く重大な支障を生じていた。
【００１０】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は、例えばオープンドレイン出力端子
に接続されるＮチャネルＭＯＳトランジスタ等の周辺ト
ランジスタのＥＳＤ耐量を改善する事を目的とする。か
かる目的を達成する為に講じられた手段は以下の通りで
ある。即ち、基本的に、周辺トランジスタは内部トラン
ジスタに比べて静電気ストレス電流を逃がし易いチャネ
ル構造を備えている。なお、ここで言うチャネル構造と
は、チャネル自体だけではなくその周辺を含んだＭＯＳ
構造を意味する。
【００１１】以下、図１を参照して具体的に講じられた
手段を列挙する。図１はオープンドレイン出力端子に接
続されたＮチャネルＭＯＳトランジスタ９の構造を示す
模式図である。ドレインＤはオープン状態にあり、偶発
的に外部から静電気ストレス電流ＥＳが印加される可能
性がある。一方、ソースＳは接地されており、半導体基
板ＳＵＢも接地されている。又、ゲート電極Ｇには内部
回路からゲート電圧が供給される。
【００１２】第１の具体的手段として、周辺トランジス
タ９のチャネル長Ｌは、定格耐圧を満たす範囲で内部ト
ランジスタの内最小のチャネル長より短かく設定されて
おり、静電気ストレス電流ＥＳを逃がし易いチャネル構
造となっている。また周辺トランジスタ９のチャネル長
Ｌは内部トランジスタの内最小のチャネル長と同じでも
よいが、ホットエレクトロンの耐久性によってチャンネ
ル長を短かくする限度が決まる。
【００１３】かかる場合、周辺トランジスタは急激なパ
ンチスルーによる耐圧の低下から定格耐圧を下回る下限
チャネル長よりも長いチャネル長に設定すべきである。
即ち、無制限にチャネル長を短縮化する事は実用的でな
い。好ましくは、周辺トランジスタ９のＬ長をチャネル
幅方向に沿って部分的に短かくしても良い。即ち、周辺
トランジスタ９は通常のチャネル長に設定された第１チ
ャネル幅部と、局所的に短縮化されたチャネル長に設定
された第２チャネル幅部を有するチャネル構造としても
良い。
【００１４】第２の具体的手段として、周辺トランジス
タ９の接地ラインＧＮＤに対する基板ＳＵＢのコンタク
トを付加抵抗Ｒを介して行なう構造としている。さらに
は、これに代えてあるいはこれに加えて、接地を取る為
の基板コンタクトを周辺トランジスタ９のドレイン領域
Ｄから離れた位置に設けた構造を採用しても良い。第３
の具体的手段として、周辺トランジスタ９は、ソースコ
ンタクトとゲート電極Ｇとの間の距離が、ドレインコン
タクトとゲート電極Ｇとの間の距離に比べて小さく設定
された所謂非対称構造を備える様にした。さらには、半
導体基板ＳＵＢとしてエピタキシャルウェハを用いる事
が好ましい。
【００１５】第４の具体的な手段として、内部トランジ
スタ（図示せず）はＬＤＤ構造を有する一方、周辺トラ
ンジスタ９をＣＯＶＮ構造とした。これに付随して、あ
るいはこれとは独立的に、周辺トランジスタ９がドレイ
ン領域Ｄの端部に沿って少なくとも部分的に厚みの小さ
なゲート絶縁膜ＯＸを備えた構造としても良い。又、周
辺トランジスタ９はドレイン領域Ｄの端部に沿って少な
くとも部分的に基板領域ＳＵＢより高濃度の表面不純物
領域を備える様にしても良い。さらには、周辺トランジ
スタ９は、ゲート電極Ｇの直上に形成されたゲートコン
タクトを介して金属ゲートラインに接続する様にしても
良い。
【００１６】第５の具体的手段として、図示しないが周
辺トランジスタ９を不純物拡散自己整合型のＤＳＡ構造
とした。
【００１７】
【作用】引き続き、図１を参照して本発明の作用を詳細
に説明する。図１の中段にオープンドレインＮチャネル
ＭＯＳトランジスタ９の結線を示す。ドレインＤはオー
プン状態にある一方、ソースＳは種々の抵抗成分Ｒを介
して接地ラインＧＮＤに接続されている。又、基板ＳＵ
Ｂも種々の抵抗成分Ｒを介して接地ラインＧＮＤに接続
されている。図から明らかな様に、Ｎ型のドレインＤと
Ｐ型の基板ＳＵＢとＮ型のソースＳはＮＰＮ接合となっ
ており、等価的にＮＰＮバイポーラトランジスタと見做
す事ができる。
【００１８】図１の下段に、等価的なバイポーラトラン
ジスタの結線を示す。ＮＰＮバイポーラトランジスタの
コレクタＣはＭＯＳトランジスタ９のドレインに対応し
ており、ベースＢは同じく基板ＳＵＢに対応しており、
エミッタＥは同じくソースＳに対応している。コレクタ
とベースの間にはダイオードＤｉが接続されている。こ
のダイオードはドレインＤと基板ＳＵＢのＰＮジャンク
ションによるものである。コレクタＣはオープン状態に
ある一方、ベースＢはベース抵抗ＲＢを介して接地され
ており、エミッタＥはエミッタ抵抗ＲＥを介して同じく
接地されている。所謂エミッタ接地構造である。なお、
ベース抵抗ＲＢ及びエミッタ抵抗ＲＥは、図１の中段に
示す抵抗成分Ｒに各々対応している。
【００１９】オープン状態にあるコレクタ端子にパルス
状の静電気ストレス電流ＥＳあるいはサージ電流が印加
されると、ダイオードＤｉの耐圧を越えてトランジスタ
のベースＢにベース電流ＩBON が流れ、バイポーラトラ
ンジスタは導通状態になる。従って、コレクタＣとエミ
ッタＥとの間にコレクタ電流ＩCON が直接流れる。この
様にして、静電気ストレス電流ＥＳは接地ラインＧＮＤ
に導かれ、ゲート絶縁膜ＯＸの静電破壊を未然に防止で
きる。このコレクタ電流ＩCON は、具体的にはパンチス
ルー電流あるいは表面ブレークダウン電流となって流れ
る事になる。静電気ストレス電流ＥＳを逃がし易くすれ
ばする程周辺トランジスタのＥＳＤ耐量が増加する。
【００２０】図から明らかな様に、静電気ストレス電流
ＥＳを逃がし易くする為には、第１にエミッタＥとコレ
クタＣとの間のコンダクタンスを小さくすれば良い。こ
の事は、等価的に見ると、エミッタ接地バイポーラトラ
ンジスタのｈFE（電流増幅率）を大きくする事に他なら
ない。この目的で、前述した第１の具体的手段が講じら
れた。例えば、周辺トランジスタ９のチャネル長Ｌを内
部トランジスタのチャネル長より短かく設定する事によ
り、コンダクタンスが改善され大量のコレクタ電流Ｉ
CON が流れる。同様の目的で、第５の手段が講じられ
た。即ち、周辺トランジスタ９をＤＳＡ構造とする事に
より、チャネル長Ｌを大幅に短縮化できる。
【００２１】第２に、ベース抵抗ＲＢを大きくする事に
より、ベース電流ＩBON が流れ易くなり、容易にダイオ
ードＤｉの耐圧を越えて速やかにバイポーラトランジス
タが導通状態になる。早く導通状態になればなる程ＥＳ
Ｄ耐量が向上する。この目的の為に、前述した第２の具
体的手段が講じられた。例えば、周辺トランジスタ９の
基板コンタクトを付加抵抗Ｒを介して接地ラインＧＮＤ
に接続する事により、等価的にベース抵抗ＲＢを大きく
する事ができる。
【００２２】第３に、エミッタ抵抗ＲＥをできるだけ小
さくする事により、コレクタ電流Ｉ CON が流れ易くな
る。この目的の為に、前述した第３の手段が講じられ
た。例えば、ソースコンタクトとゲート電極との間の距
離がドレインコンタクトとゲート電極との間の距離に比
べて小さく設定された非対称構造を採用する事により、
等価的にエミッタ抵抗ＲＥを下げる事ができる。
【００２３】第４に、ダイオードＤｉの耐圧を下げれば
バイポーラトランジスタがオンし易くなりＥＳＤ耐量が
改善される。この目的で、前述した第４の具体的手段が
講じられた。例えば、周辺トランジスタのみをＣＯＮＶ
構造とする事により、ドレインのブレークダウン電圧が
低下し、等価的にダイオードＤｉの耐圧を小さくでき
る。
【００２４】以上説明した様に、本発明は静電気ストレ
ス電流に対してＭＯＳ周辺トランジスタが等価的にバイ
ポーラ動作を行なってストレスを除去できる点に着目し
たものである。バイポーラ動作あるいはバイポーラアク
ションを高速且つ効率的に引き起こす為に上述したチャ
ネル構造が採用され、ＭＯＳ周辺トランジスタのＥＳＤ
耐量を大幅に改善する事が可能となる。
【００２５】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図２は、本発明にかかる周辺トランジ
スタ９の第１実施例を示す模式的な平面図である。本例
においては、周辺トランジスタ９のチャネル長Ｌは定格
耐圧を満たす範囲で内部トランジスタの内最小のチャネ
ル長より短かく設定されている。内部トランジスタは与
えられた機能や要求される動作特性に応じて大小様々の
チャネル長を有する。従って、周辺トランジスタ９のＥ
ＳＤ耐量を内部トランジスタに比べて高くする為には、
周辺トランジスタ９のチャネル長Ｌを内部トランジスタ
の最小チャネル長よりも短かくする必要がある。しかし
ながら、チャネル長ＬはあくまでＩＣ定格耐圧を保持で
きる範囲でなければならない。チャネル長Ｌを極端に短
縮化すると、ＤＣ耐圧あるいはドレイン耐圧が定格を下
回ってしまう。
【００２６】周辺トランジスタ９は、例えばオープンド
レイン出力端子に用いられるＮチャネルＭＯＳトランジ
スタである。このチャネル長Ｌを小さくする事により、
ＮチャネルＭＯＳトランジスタをＮＰＮトランジスタと
見立てた場合のコンダクタンスが向上し、静電気ストレ
スを逃がす能力が改善される。これに対して、従来周辺
トランジスタのＥＳＤ耐量が低い欠点を補う為、オープ
ンドレイン端子に抵抗を付加していた。この為、オープ
ンドレイントランジスタのドライバビリティが低くな
る。これを補う為に、チャネル幅を大きくする必要があ
った。一方、本実施例においては、ＥＳＤ耐量が向上す
る為、何等付加抵抗を要せずチャネル幅Ｗを大きくする
必要がない。結果的に、チャネル長Ｌ及びチャネル幅Ｗ
をともに小さくする事ができ、周辺トランジスタの微細
化に寄与できる。
【００２７】図３は、ＭＯＳトランジスタのＬ長と耐圧
との関係を示すグラフである。ＬＤＤ構造の場合を示し
ておりドレイン耐圧が高くなっている。Ｌ長の比較的大
きい領域Ｂ例えば３μ以上の領域で、トランジスタブレ
ークダウン電圧ＴｒＢＶはゲートブレークダウン電圧を
上回っている。従来の周辺トランジスタのＬ長は内部ト
ランジスタと同様にこの領域に設定されていた。一方、
Ｌ長の小さな領域では、トランジスタブレークダウン電
圧が低下しパンチスルー領域となる。本発明において
は、定格を上回り且つ好ましくはゲートブレークダウン
電圧を下回る範囲Ａで周辺トランジスタのＬ長を設定し
ている。
【００２８】この様に、内部トランジスタと同様に周辺
トランジスタがＬＤＤ構造であっても、単にＬ長を小さ
くする事でＥＳＤ耐量を改善できる。従って、図２の実
施例においては、周辺トランジスタと内部トランジスタ
を同一の半導体プロセスで形成できる為何等工程を増や
す必要がない。図４は本発明にかかる周辺トランジスタ
の第２実施例を示す模式的な平面図である。周辺トラン
ジスタ９は通常のチャネル長Ｌ１に設定された第１チャ
ネル幅部１１と、局所的に短縮化されたチャネル長Ｌ２
に設定された第２チャネル幅部１２とを有している。図
２に示す第１実施例と異なり、本実施例においてはＬ長
を部分的に短縮化している。高電圧であっても静電気ス
トレス電流量は少ないので、第２チャネル幅部１２が狭
くても十分ストレスを逃がす事ができる。一方、通常の
動作において、第２チャネル幅部１２は第１チャネル幅
部１１に比べてパンチスルーを生じる確率が高くなる。
しかしながら、第２チャネル幅部１２の寸法が小さいの
で、パンチスルーが起きてもリーク電流が少なくて済む
という利点がある。
【００２９】図５は周辺トランジスタのＥＳＤ耐量とＬ
長との関係を示すグラフである。図から明らかな様に、
Ｌ長を短かくするとＥＳＤ耐量が向上する。しかしなが
ら、所定の下限チャネル長ＬＬを越えて短かくすると、
再びＥＳＤ耐量の低下をもたらす危険性がある。この
為、周辺トランジスタのＬ長は下限チャネル長ＬＬより
も長く設定すべきである。
【００３０】図６は本発明にかかる周辺トランジスタ９
の第３実施例を示す模式的な平面図であり、Ｎチャネル
ＭＯＳトランジスタをオープンドレイン出力端子に接続
した例である。接地を取る為の基板コンタクト１３を周
辺トランジスタ９のドレイン領域Ｄから離れた位置に設
けている。例えば、基板コンタクト１３は周辺トランジ
スタ９のソース領域Ｓ側にあり、基板コンタクト１３と
ソース領域Ｓとの間の距離に比べて、基板コンタクト１
３とドレイン領域Ｄとの間の距離が大きくなっている。
【００３１】これに加えて、基板コンタクト１３は付加
抵抗１４を介して接地ラインＧＮＤに接続されている。
この付加抵抗１４は、例えばポリシリコン膜等をパタニ
ングして形成する事ができる。図７は、図６に示す第３
実施例の模式的な断面構造を示す図である。基板コンタ
クト１３とドレイン領域Ｄとの間の距離が離れている
為、両者の間に基板ＳＵＢを介して大きな抵抗成分Ｒ１
が加わる。又、基板コンタクト１３と接地ラインＧＮＤ
との間には付加抵抗１４が介在する為同様に抵抗成分Ｒ
２が加わる。この結果、ドレイン領域Ｄと接地ラインＧ
ＮＤとの間には大きな抵抗成分Ｒ１及びＲ２が直列的に
加わる事になる。
【００３２】図８は図７に示すＭＯＳトランジスタをＮ
ＰＮバイポーラトランジスタと見立てた場合の等価回路
図である。図示する様に、オープンコレクタとベース側
の接地ラインＧＮＤとの間には、ダイオードＤｉを介し
て抵抗成分Ｒ１及びＲ２の直列接続からなるベース抵抗
ＲＢが加わる。このベース抵抗ＲＢを大きくする事によ
り、ＮＰＮバイポーラトランジスタがオンし易くなる
為、ＥＳＤ耐量が改善される。換言すると、少ないベー
ス電流ＩBON でバイポーラトランジスタは導通状態にな
る。
【００３３】図９は本発明にかかる周辺トランジスタ９
の第４実施例を示す模式的な平面図である。本例におい
ては、ソースコンタクト１５とゲート電極Ｇとの間の距
離が、ドレインコンタクト１６とゲート電極Ｇとの間の
距離に比べて小さく設定されており、周辺トランジスタ
９は非対称構造を有する。なお、仮にソースコンタクト
１５と併せてドレインコンタクト１６もゲート電極Ｇに
近付けると、逆にＥＳＤ耐量が劣化するので好ましくな
い。
【００３４】図１０は、図９に示す実施例の模式的な断
面構造を示す。図示する様に、ゲート電極Ｇとソースコ
ンタクト１５との間の距離が短縮化されているので、ソ
ース領域Ｓを通過する実効的な電流経路が短かくなり抵
抗成分Ｒを小さくできる。図１１は、図１０に示すオー
プンドレインタイプのＮチャネルＭＯＳトランジスタを
ＮＰＮバイポーラトランジスタに見立てた場合の等価回
路図である。図示する様に、エミッタＥと接地との間に
図１０に示す抵抗成分Ｒからなるエミッタ抵抗ＲＥが介
在している。このエミッタ抵抗ＲＥを可能な限り小さく
設定しているので、ＮＰＮトランジスタのコンダクタン
スが改善されコレクタ電流ＩCON が流れ易くなり、ＥＳ
Ｄ耐量が改善できる。
【００３５】図１２は本発明にかかる半導体集積回路装
置の第５実施例を示す部分断面図である。本例において
は、基板ＳＵＢはエピタキシャルウェハを用いている。
このウェハ上にＮチャネルＭＯＳトランジスタ等の周辺
トランジスタ９が形成される。エピタキシャルウェハは
例えばＰ+ の高不純物濃度を有しており、導電性に優れ
ている。このウェハに、ＮチャネルＭＯＳトランジスタ
を設ける。この様にすると、オープンドレインＤに加わ
る静電気ストレス電流ＥＳは一部導電性に優れた基板Ｓ
ＵＢを介してソースＳ側に流れる。ＮＰＮバイポーラト
ランジスタとして等価的に見た場合、エミッタとコレク
タ間のコンダクタンスが改善される為、周辺トランジス
タ９のＥＳＤ耐量が向上する。
【００３６】図１３は、本発明にかかる周辺トランジス
タ９の第６実施例を示す模式的な平面図である。本例に
おいては、内部トランジスタ（図示せず）が二重ドレイ
ンのＬＤＤ構造を有する一方、図示する周辺トランジス
タ９は少なくとも部分的に一重ドレインの通常構造ある
いはＣＯＮＶ構造を有する点に特徴がある。図示する様
に、第１チャネル幅部１７はＬＤＤ構造であるのに対し
て、第２チャネル幅部１８のみ選択的にＣＯＮＶ構造と
なっている。勿論、周辺トランジスタ９を完全にＣＯＮ
Ｖ構造としても良いが、その時にはホットエレクトロン
による耐久性劣化が懸念される。本例の様に、ＣＯＮＶ
構造の部分を局限化しておけば、ホットエレクトロンに
よる劣化がチャネル幅部全体に拡大する惧れがないとい
う利点がある。なお、静電気ストレス電流量は比較的少
ないので、ＣＯＮＶ構造の部分が狭くても十分に対応す
る事ができる。
【００３７】図１４は図１３に示す実施例の断面構造を
示しており、左側がＸＸ線に沿って切断されたＣＯＮＶ
構造の部分を示し、右側はＹＹ線に沿って切断されたＬ
ＤＤ構造の部分を示す。ＣＯＮＶ構造の部分は、基板の
Ｐ型領域とドレインＤのＮ+ 型領域が接する構造を有し
ており、ＰＮ+ 接合ダイオードＤｉの耐圧が比較的低
い。これに対して、ＬＤＤ構造の部分では、基板のＰ型
領域とドレインＤのＮ- 型領域が接しており、ＰＮ- 接
合ダイオードの耐圧は比較的高い。
【００３８】図１５は静電気ストレス解放時におけるダ
イオードＤｉの動作特性を示すグラフである。ＣＯＮＶ
構造におけるＰＮ接合ダイオードＤｉは比較的低電圧で
オンし速やかにオン電流を供給できる。一方、ＬＤＤ構
造におけるＰＮ接合ダイオードは比較的高い電圧になる
までオンしない。この為、静電気ストレス解放の為の応
答性が悪い。
【００３９】図１６はチャネル幅全体に沿ってＣＯＮＶ
構造を有する周辺トランジスタと、同じくＬＤＤ構造を
有する周辺トランジスタについて、トランジスタのゲー
トＬ長即ちチャネル長とＥＳＤ耐量との関係を示すグラ
フであり、実測データに基づいている。グラフから明ら
かな様に、チャネル長に関わらず、ＣＯＮＶ構造のＭＯ
ＳトランジスタはＬＤＤ構造のＭＯＳトランジスタに比
べて優れたＥＳＤ耐量を有する事が理解できる。
【００４０】図１７は本発明にかかる周辺トランジスタ
の第７実施例を示す模式的な断面図である。周辺トラン
ジスタ９はドレイン領域Ｄの端部に沿って少なくとも部
分的に厚みの小さなゲート絶縁膜ＯＸを備えている点に
特徴がある。この様に、ゲート絶縁膜ＯＸを薄くする
と、その直下に位置するＰＮ接合ダイオードＤｉの耐圧
が下がり等価的にバイポーラトランジスタがオンし易く
なる。換言すると、チャネルｃｈを介して表面ブレーク
ダウン電流が流れ易くなる為、ＥＳＤ耐量が改善され
る。なお、チャネル幅部全体に渡ってゲート絶縁膜ＯＸ
を薄くしても構わないが、通常動作におけるパンチスル
ーを防止する為には、本例の様に部分的にゲート絶縁膜
を薄くする事が好ましい。この実施例は特に従来の５Ｖ
標準電源電圧から３Ｖ及びそれ以下の電源電圧で駆動す
る半導体集積回路装置あるいはＩＣに有効である。
【００４１】図１８は、本発明にかかる周辺トランジス
タの第８実施例を示す模式的な部分断面図である。周辺
トランジスタ９は、ドレイン領域Ｄの端部に沿って少な
くとも部分的に基板領域ＳＵＢよりも高濃度の表面不純
物領域１９を有している点に特徴がある。例えば、周辺
トランジスタ９がＮチャネル型である場合には、ドレイ
ン領域ＤはＮ型の不純物領域となっている。又、基板領
域ＳＵＢはＰ型の不純物領域を有している。両領域の間
にＰ±型の表面不純物領域１９を拡散形成する。この様
にすると、ＰＮ接合ダイオードＤｉの耐圧が下がりトラ
ンジスタ９のＥＳＤ耐量が改善できる。換言すると、チ
ャネルｃｈに沿って表面ブレークダウンが生じ易くなる
為、等価的にＮＰＮバイポーラトランジスタがオンし易
くなる。前述した第７実施例と同様に高濃度の表面不純
物領域１９はチャネル幅部に沿って部分的に形成する事
が好ましい。又、本実施例は特に低電圧駆動化された３
ＶＩＣに有効である。なお、表面不純物領域１９の濃度
は基板領域ＳＵＢの不純物濃度に比べて若干高めに設定
する事が好ましい。
【００４２】図１９は本発明にかかる周辺トランジスタ
の第９実施例を示す模式的な平面図である。周辺トラン
ジスタ９は、ゲート電極Ｇの直上に形成されたゲートコ
ンタクト２０を介して金属ゲートライン２１に接続され
ている事を特徴とする。この様にすると、従来に比べ
て、ゲート電極Ｇとアルミニウム等からなる金属ゲート
ライン２１との間に介在する抵抗成分を小さくする事が
できる。
【００４３】図２０は図１９に示す第９実施例の模式的
な断面構造を示す。ゲート電極Ｇの直上に設けられたゲ
ートコンタクト２０は、その上に重ねられた金属ゲート
ライン２１に直接接続される。この結果、両者の間に介
在する抵抗成分Ｒの値を従来に比し低減できる。この抵
抗成分Ｒを下げる事により、ゲート電極Ｇの電位を接地
レベルに近付ける事ができる。この為、チャネルｃｈに
おける表面ブレークダウンが起こり易くなるという利点
がある。
【００４４】最後に、図２１は本発明にかかる周辺トラ
ンジスタの第１０実施例を示す模式的な断面図である。
本例においては、ＮチャネルＭＯＳトランジスタ９は不
純物拡散自己整合型のＤＳＡ構造を有している点に特徴
がある。図示する様に、ＤＳＡ構造はＰ型の基板ＳＵＢ
に対して順次、自己整合的にＮ型及びＰ型の不純物拡散
を行ない、Ｎ型のドレイン領域ＤとＮ型のソース領域Ｓ
と両者の間に介在するＰ型のチャネル領域ｃｈを形成す
るものである。図から明らかな様に、ＤＳＡ構造におい
ては、チャネルｃｈが不純物拡散層の厚み方向に形成さ
れるので、チャネル長を極端に短かくできる。この為、
等価的にＮＰＮバイポーラトランジスタのコンダタンス
を非常に大きくとる事が可能になる。
【００４５】
【発明の効果】以上に説明した様に、本発明によれば、
外部回路との接続部に設けられた絶縁ゲート電界効果型
の周辺トランジスタと内部回路を構成する絶縁ゲート電
界効果型の内部トランジスタとを含む半導体集積回路装
置において、周辺トランジスタは内部トランジスタに比
べて静電気ストレス電流を逃がし易いチャネル構造を備
えている為、周辺トランジスタのＥＳＤ耐量を内部トラ
ンジスタより高くする事ができるという効果がある。一
般に、周辺トランジスタは内部トランジスタに比べて静
電気ストレスの影響を直接受ける為、そのＥＳＤ耐量を
高める事により、半導体集積回路装置全体の信頼性を向
上できるという効果がある。又、本発明においては、周
辺トランジスタのＥＳＤ耐量を選択的に改善する一方、
内部トランジスタに関しては構造上及び動作特性上何等
変更を要しないので、通常と同じ様にホットキャリアに
起因する劣化等に対して耐久性を有している。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置に組み込ま
れる周辺トランジスタの基本的な構成及び作用を説明す
る為の模式図である。
【図２】本発明にかかる周辺トランジスタの第１実施例
を示す模式的な平面図である。
【図３】第１実施例の動作を説明する為のグラフであ
る。
【図４】本発明にかかる周辺トランジスタの第２実施例
を示す模式的な平面図である。
【図５】周辺トランジスタにおけるチャネル長とＥＳＤ
耐圧との関係を示すグラフである。
【図６】本発明にかかる周辺トランジスタの第３実施例
を示す模式的な平面図である。
【図７】第３実施例の構造を示す模式的な部分断面図で
ある。
【図８】第３実施例の動作を説明する為の等価回路図で
ある。
【図９】本発明にかかる周辺トランジスタの第４実施例
を示す平面図である。
【図１０】第４実施例の構造を示す模式的な断面図であ
る。
【図１１】第４実施例の動作を説明する為の等価回路図
である。
【図１２】本発明にかかる周辺トランジスタの第５実施
例を示す模式的な部分断面図である。
【図１３】本発明にかかる周辺トランジスタの第６実施
例を示す模式的な平面図である。
【図１４】第６実施例の構造を示す部分断面図である。
【図１５】第６実施例の動作を説明する為の電流電圧特
性グラフである。
【図１６】周辺トランジスタのチャネル長とＥＳＤ耐量
との関係を示すグラフである。
【図１７】本発明にかかる周辺トランジスタの第７実施
例を示す模式的な部分断面図である。
【図１８】本発明にかかる周辺トランジスタの第８実施
例を示す模式的な部分断面図である。
【図１９】本発明にかかる周辺トランジスタの第９実施
例を示す模式的な平面図である。
【図２０】第９実施例の構造を示す模式的な部分断面図
である。
【図２１】本発明にかかる周辺トランジスタの第１０実
施例を示す模式的な部分断面図である。
【図２２】半導体集積回路装置の一般的な構成を示す模
式的なブロック図である。
【図２３】ＮチャネルＭＯＳトランジスタの一般的なＣ
ＯＮＶ構造を示す断面図である。
【図２４】ＮチャネルＭＯＳトランジスタの一般的なＬ
ＤＤ構造を示す断面図である。
【図２５】ＭＯＳトランジスタの一般的なチャネル長と
トランジスタ耐圧との関係を示すグラフである。
【符号の説明】
０ 半導体集積回路装置 １ 内部回路 ２ 接続部 ３ 入力端子 ４ 出力端子 ５ 電源端子 ６ 接地端子 ７ 入力保護回路 ８ ＣＭＯＳインバータ ９ ＮチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−189675（ＪＰ，Ａ) 特開 昭60−767（ＪＰ，Ａ) 特開 昭62−69660（ＪＰ，Ａ) 特開 平３−105967（ＪＰ，Ａ) 特開 昭62−76676（ＪＰ，Ａ) 特開 昭62−286266（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/08 - 27/092 H01L 29/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部回路との接続部に設けられた絶縁ゲ
    ート電界効果型の周辺トランジスタと、内部回路を構成
    する絶縁ゲート電界効果型の内部トランジスタとを含む
    半導体集積回路装置において、 該周辺トランジスタは、第１チヤネル幅部と局所的に短
    縮化されたチヤネル長に設定された第２チヤネル幅部と
    を有し、該第２チヤネル幅部のチヤネル長は、定格耐圧
    を満たす範囲内で該内部トランジスタのうち最小のチヤ
    ネル長と同じかより短いことを特徴とする半導体集積回
    路装置。
  2. 【請求項２】外部回路との接続部に設けられた絶縁ゲー
    ト電界効果型の周辺トランジスタと、内部回路を構成す
    る絶縁ゲート電界効果型の内部トランジスタとを含む半
    導体集積回路装置において、 該周辺トランジスタは、ソースコンタクトとゲート電極
    との間の距離を該内部トランジスタのそれより短くする
    ことにより、ソースコンタクトとゲート電極との間の距
    離がドレインコンタクトとゲート電極との間の距離に比
    べて小さく設定された非対称構造を有することを特徴と
    する半導体集積回路装置。
  3. 【請求項３】 外部回路との接続部に設けられた絶縁ゲ
    ート電界効果型の周辺トランジスタと、内部回路を構成
    する絶縁ゲート電界効果型の内部トランジスタとを含む
    半導体集積回路装置において、 該周辺トランジスタは、ドレイン領域端部に沿って少な
    くとも部分的に該内部トランジスタのゲート絶縁膜より
    も厚みを小くされた領域を有するゲート絶縁膜を備える
    ことを特徴とする半導体集積回路装置。
  4. 【請求項４】 外部回路との接続部に設けられた絶縁ゲ
    ート電界効果型の周辺トランジスタと、内部回路を構成
    する絶縁ゲート電界効果型の内部トランジスタとを含む
    半導体集積回路装置において、 該周辺トランジスタのみは、ゲート電極の直上に形成さ
    れたゲートコンタクトを介して金属ゲートラインに接続
    されていることを特徴とする半導体集積回路装置。
  5. 【請求項５】 外部回路との接続部に設けられた絶縁ゲ
    ート電界効果型の周辺トランジスタと、内部回路を構成
    する絶縁ゲート電界効果型の内部トランジスタとを含む
    半導体集積回路装置において、 該周辺トランジスタのみは、不純物拡散自己整合型のＤ
    ＳＡ構造を有することを特徴とする半導体集積回路装
    置。
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