JP2001176977A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来と比較して、より低いトリミング電圧下
で且つより低いトリミング電流によるヒューズ素子の信
頼性の高い確実なオープン化が可能な半導体装置及びそ
の製造方法を提供することを目的とする。 【解決手段】 ヒューズ素子を形成する際、半導体基体
全面に導電性の第１ポリシリコン膜を形成した後、この
第１ポリシリコン膜に対する第１回目のパターニングに
よって実効領域２４の一方の端部を規定し、第２回目の
パターニングによって他方の端部を規定する。このた
め、両端部に挟まれた実効領域２４の長さｄを０．４μ
ｍとし、その幅ｗを０．６μｍとして、パターニング実
力に規定された最小パターンルールのＬ／Ｓ＝１．２μ
ｍ／０．８μｍより小さくすることが可能になる。従っ
て、低トリミング電圧下における低トリミング電流によ
って実効領域２４を切断する信頼性の高い確実なトリミ
ングが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に導電性のポリシリコン等の導電体
を用いたヒューズ素子を含む半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】従来のヒューズ素子は、図９のパターン
図に示されるように、一般的に、２つの電極取出し領域
４０ａ、４０ｂと、これら２つの電極取出し領域４０
ａ、４０ｂを接続する実効領域４２と、２つの電極取出
し領域４０ａ、４０ｂ上にそれぞれ設けられる２つの取
出し電極４４ａ、４４ｂとから構成される。

【０００３】なお、ここで、この２つの電極取出し領域
を接続する実効領域とは、トリミングの際に２つの取出
し電極に所定のトリミング電圧を印加し、所定のトリミ
ング電流を流すことにより、切断されてオープンとなる
領域及びその切断に至る電力消費に寄与する領域をいう
こととし、この定義は以下の記述においても同様とす
る。

【０００４】このようなヒューズ素子の２つの電極取出
し領域４０ａ、４０ｂ及び実効領域４２の材料として、
例えば導電性のポリシリコンを用いる場含、その実効領
域４２の幅ｗについては、トリミングの際に局所的に電
流を集中し電流密度を上げるため、そのプロセスにおけ
る最小パターンルール程度の線幅での形成を行うことが
望ましい。そして、このとき、不必要に抵抗値が上昇す
ることを避けるため、実効領域４２の長さｄについても
パターンルールの最小値程度で形成するのが一般的であ
る。そして、通常の場合、パターンルールはそのプロセ
スのフォトリソグラフィ工程及びＲｌＥ（Reactive Ion
Etching；反応性イオンエッチング）等のエッチング工
程の実力に規定される。

【０００５】従って、ヒューズ素子の実効領域４２の長
さ及び幅は、そのヒューズ素子を形成するプロセスのパ
ターンルールに律束され、それ以上長さを短くしたり幅
を狭くしたりすることはできない。例えば、ポリシリコ
ン層に対してフォトリソグラフィ工程とＲＩＥ等のエッ
チング工程とを１セットとするパターニングを行うプロ
セスの最小パターンルールが、Ｌ（ライン）／Ｓ（スペ
ース）＝１．２μｍ／０．８μｍの場合、図９の実効領
域４２を拡大した図１０に示されるように、最小パター
ンルールがそのままヒューズ素子の実効領域４２の線幅
／線長となる。即ち、実効領域４２の長さｄ＝０．８μ
ｍ、幅ｗ＝１．２μｍとなる。

【０００６】そして、このときのポリシリコン層のアラ
イメント実力を、狙い線幅±０．１μｍとすると、図１
０に示されるように、このプロセスばらつきにより実効
領域４２は実効領域４２ａや実効領域４２ｂのように形
状変化する場合が生じ、その長さｄ及び幅ｗの範囲はそ
れぞれ次のようになる。

【０００７】 長さｄのばらつきの範囲：０．７〜０．９μｍ 幅ｗのばらつきの範囲 ：１．１〜１．３μｍ

【０００８】次に、ヒューズ素子をオープン化するトリ
ミングの際の消費電力（電力量）について、図１１の実
効領域４２の各パラメータ概想図を用いて説明する。

【０００９】ヒューズ素子をオープン化するファクタと
して、トリミングの際に実効領域４２をトリミング電流
が流れるときの消費電力（電力量）が挙げられる。但
し、ここでは議論を簡単にするために、実効領域４２の
単位体積当たりの消費電力に依存すると仮定する。

【００１０】いま、ヒューズ素子の実効領域４２に印加
されるトリミング電圧をＶ、実効領域４２の抵抗値を
Ｒ、実効領域４２の抵抗率をρ（＝一定）、実効領域４
２の厚さをｈ（＝一定）、実効領域４２の体積をν、実
効領域４２における消費電力をＷとすると、実効領域４
２における単位体積当たりの消費電力Ｗ／νは、次のよ
うになる。

【００１１】 Ｗ／ν＝（Ｖ² ／Ｒ）／（ｈ・ｗ・ｄ） ＝（Ｖ² ・ｗ・ｄ）／（ｈ・ｗ・ｄ² ・ρ） ＝Ｖ² ／（ｄ² ・ρ） （１）

【００１２】以上のことから、ヒューズ素子の実効領域
４２のトリミングの際、所定のトリミング電圧Ｖ下にお
いて、より大きな単位面積当たりの消貫電力Ｗ／νを得
るには、実効領域４２の長さｄを短くする必要がある。

【００１３】また、他の素子への影響を考慮してトリミ
ング電流をできるだけ小さく抑えるためには、上記
（１）式より単位面積当たりの消貫電力Ｗ／νには依存
性のない実効領域４２の断面積をできるだけ小さくする
必要がある。即ち、実効領域４２の厚さｈは一定である
ため、その幅ｗをできるだけ狭くする必要がある。この
とき、トリミングの際に要求されるトリミング電流の大
きさは、実効領域４２の幅ｗに比例して小さくすること
ができる。

【００１４】つまり、より低いトリミング電圧下におけ
るできるだけ低いトリミング電流により、確実なトリミ
ング、即ち実効領域４２の切断を行うためには、実効領
域４２の長さｄ及び幅ｗをいずれも可能な限り小さくす
る必要がある。但し、実際には、実効領域４２の幅ｗに
関しては、トリミングを行わない場合の回路電流が流れ
るのに必要な最低限の幅が必要である。

【００１５】

【発明が解決しようとする課題】上記のように従来のヒ
ューズ素子においては、そのトリミングを考慮すると、
２つの電極取出し領域４０ａ、４０ｂを接続する実効領
域４２の長さｄ及び幅ｗをできる限り短く且つ狭く形成
して、低いトリミング電圧下における低トリミング電流
での確実なトリミング、即ち実効領域４２の切断による
ヒューズ素子のオープン化を可能にすることが要求され
る。

【００１６】しかし、ヒューズ素子の実効領域４２の長
さｄ及び幅ｗは、そのヒューズ素子を形成するプロセス
のパターンルールに律束され、それ以上長さｄを短くし
たり幅ｗを狭くしたりすることはできないことから、ト
リミング電圧及びトリミング電流を小さくすることには
限界がある。

【００１７】このため、ヒューズ素子をオープン化する
ための実効領域４２の切断の際に、高いトリミング電圧
の印加によるリーク電流が発生するという問題があっ
た。また、そのときに回路に流れる過電流に起因して、
場合によっては回路素子が破壊される等の回路部への悪
影響が発生するという問題があった。

【００１８】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、従来と比較して、より低いトリミング
電圧下で且つより低いトリミング電流によるヒューズ素
子の信頼性の高い確実なオープン化が可能な半導体装置
及びその製造方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、ヒューズ素子
を含む半導体装置であってこのヒューズ素子が、半導体
基体上に絶縁体層を介して形成された導電体層からなる
２つの電極取出し領域及びこれら２つの電極取出し領域
を接続する実効領域を有し、この実効領域の長さ及び幅
が、それぞれ導電体層をパターニングする際の最小パタ
ーンルールよりも小さいことを特徴とする。

【００２０】このように請求項１に係る半導体装置にお
いては、ヒューズ素子の実効領域の長さ及び幅が、それ
ぞれ最小パターンルールよりも小さいことにより、実効
領域の長さ及び幅がプロセスのパターンルールに律束さ
れてそれ以上小さくすることはできなかった従来の場合
と比較して、より低いトリミング電圧下で且つより低い
トリミング電流による実効領域１２の切断を確実に行う
ことが可能になる。このために、ヒューズ素子をオープ
ン化するための実効領域の切断の際に、高いトリミング
電圧の印加によってリーク電流が発生したり、そのとき
に回路に流れる過電流に起因して回路部への悪影響が発
生したりすることが防止される。

【００２１】また、請求項２に係る半導体装置の製造方
法は、ヒューズ素子を含む半導体装置の製造方法であっ
て、半導体基体上に、絶縁体層を介して、導電体層を形
成する工程と、この導電体層を複数回のパターニングに
より加工し、導電体層からなる２つの電極取出し領域及
びこれら２つの電極取出し領域を接続する実効領域を有
する前記ヒューズ素子を形成する工程と、を具備するこ
とを特徴とする。

【００２２】このように請求項２に係る半導体装置の製
造方法においては、ヒューズ素子の実効領域を形成する
ために導電体層をパターニングにより加工する際に、従
来のような１回のパターニングによる加工ではなく、独
立した複数回のパターニングを組み合わせて加工するこ
とにより、実劾領域の長さ及び幅が決定されるため、１
回のパターニングにより加工した実効領域の長さ及び幅
がプロセスのパターンルール又はフォトリソグラフィ技
術の実力等によって律束されていた従来の場合と比較す
ると、複数回のパターニングのアライメントの誤差範囲
の中で、実効領域の長さ及び幅をそれぞれ実効的に最小
パターンルールよりも小さくすることが可能になる。従
って、ヒューズ素子をオープン化するための実効領域の
切断の際の、高いトリミング電圧の印加によるリーク電
流の発生や過電流に起因する回路部への悪影響の発生を
防止した上記請求項１に係る半導体装置が容易に実現さ
れる。

【００２３】また、請求項３に係る半導体装置の製造方
法は、上記請求項２に係る半導体装置の製造方法におい
ては、導電体層の第１回目のパターニングにより、ヒュ
ーズ素子の実効領域の一方の端部を規定し、導電体層の
第２回目のパターニングにより、ヒューズ素子の実効領
域の一方の端部に対向する他方の端部を規定することを
特徴とする。

【００２４】このように請求項３に係る半導体装置の製
造方法においては、ヒューズ素子の実効領域の対向する
両端部を規定するために導電体層をパターニングして加
工する際に、従来のような１回のパターニングにより実
効領域の対向する両端部を同時に規定する加工ではな
く、第１回目のパターニングによって実効領域の一方の
端部を規定し、第２回目のパターニングによって他方の
端部を規定することにより、実劾領域の両端部がそれぞ
れ決定されるため、１回のパターニングによって同時に
決定された両端部に挟まれた実効領域の長さ及び幅がプ
ロセスのパターンルール又はフォトリソグラフィ技術の
実力等によって律束される従来の場合と比較すると、第
１回目のパターニングと第２回目のパターニングのアラ
イメントの誤差範囲の中で、独立した２回のパターニン
グによってそれぞれに決定された両端部に挟まれた実効
領域の長さ及び幅をそれぞれ実効的に最小パターンルー
ルよりも小さくすることが可能になる。従って、上記請
求項２の場合と同様に、ヒューズ素子をオープン化する
ための実効領域の切断の際の、高いトリミング電圧の印
加によるリーク電流の発生や過電流に起因する回路部へ
の悪影響の発生を防止した上記請求項１に係る半導体装
置が容易に実現される。

【００２５】なお、上記請求項２に係る半導体装置の製
造方法において、ヒューズ素子の実効領域となる導電体
層としては、導電性のポリシリコン層を用いることが好
適である。但し、導電性のポリシリコン層に必ずしも限
定されるものではなく、このポリシリコン層の代わり
に、例えば導電性のアモルファスシリコン層やシリサイ
ド層を用いることも可能である。

【００２６】また、請求項５に係る半導体装置の製造方
法は、ヒューズ素子及びダブルポリシリコン構造のバイ
ポーラトランジスタを含む半導体装置の製造方法であっ
て、半導体基体上に、絶縁体層を介して、導電性の第１
ポリシリコン層を形成する工程と、この第１ポリシリコ
ン層を第１回目のパターニングにより加工し、第１ポリ
シリコン層からなるバイポーラトランジスタのベース取
出し電極を形成すると共に、第１ポリシリコン層からな
るヒューズ素子の実効領域の一方の端部を規定する工程
と、第１ポリシリコン層を第２回目のパターニングによ
り加工し、第１ポリシリコン層からなるベース引出し電
極に真性ベース形成予定領域を開口する開口部を形成す
ると共に、第１ポリシリコン層からなる実効領域の一方
の端部に対向する他方の端部を規定する工程と、バイポ
ーラトランジスタのエミッタ取出し電極となる導電性の
第２ポリシリコン層を形成する工程と、を具備すること
を特徴とする。

【００２７】このように請求項５に係る半導体装置の製
造方法においては、共通する半導体基板上にヒューズ素
子及びダブルポリシリコン構造のバイポーラトランジス
タを形成する場合、ヒューズ素子の実効領域等をなすポ
リシリコン層とバイポーラトランジスタの第１ポリシリ
コン層とを同時に成膜し、第１回目のパターニングによ
り、第１ポリシリコン層からなるバイポーラトランジス
タのベース取出し電極を形成すると共に、第１ポリシリ
コン層からなるヒューズ素子の実効領域の一方の端部を
規定し、第２回目のパターニングにより、第１ポリシリ
コン層からなるベース引出し電極に真性ベース形成予定
領域を開口する開口部を形成すると共に、第１ポリシリ
コン層からなる実効領域の一方の端部に対向する他方の
端部を規定することにより、ヒューズ素子の実効領域の
対向する両端部を規定するための２回のパターニング
が、ダブルポリシリコン構造のバイポーラトランジスタ
を形成する際の第１ポリシリコン層に対する２回のパタ
ーニングと兼用されるため、ダブルポリシリコン構造の
バイポーラトランジスタを形成する際の工程に一切の追
加工程を必要とすることなく、ヒューズ素子が形成され
る。即ち、ヒューズ素子を形成する専用のフォトリソグ
ラフィ工程やエッチング工程、その際に使用する専用の
マスクを一切必要としない。従って、共通する半導体基
板上にヒューズ素子及びダブルポリシリコン構造のバイ
ポーラトランジスタを形成する際に、ダブルポリシリコ
ン構造のバイポーラトランジスタのプロセスの一環とし
て同時的にヒューズ素子を形成することが可能になり、
ヒューズ素子を形成するための専用の工程やマスクが増
加することによるスループットの低下やコストの上昇が
防止される。

【００２８】なお、ここでは共通する半導体基板上にヒ
ューズ素子とダブルポリシリコン構造のバイポーラトラ
ンジスタを形成する場合について述べているが、ヒュー
ズ素子と同時的に形成する素子は、ダブルポリシリコン
構造のバイポーラトランジスタに限定する必要はない。
ダブルポリシリコン構造のバイポーラトランジスタの代
わりに、ヒューズ素子の実効領域をなすポリシリコン層
と同時に成膜し、このポリシリコン層に対して２回のパ
ターニングを行う工程を必要とする素子であればよい。
この場合においても、その素子を形成するプロセスにお
いて、ヒューズ素子のための専用のフォトリソグラフィ
工程やエッチング工程、その際に使用する専用のマスク
を一切追加することなく、ヒューズ素子を形成すること
が可能になる。

【００２９】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
形態に係るヒューズ素子及びダブルポリシリコン構造の
バイポーラトランジスタを含む半導体装置を示す図であ
って、下段に全体の概略断面を示し、上段にヒューズ素
子の平面パターンを示すものである。図２は図１のヒュ
ーズ素子の平面パターンの拡大図であり、図３は図２の
ヒューズ素子の実効領域のパターニングのばらつきを説
明するための平面パターン図であり、図４は図３のパタ
ーニングのばらつきによるヒューズ素子の実効領域の形
状のばらつきを説明するための平面パターン図である。
図５〜図８はそれぞれ図１〜図４に示すヒューズ素子及
びダブルポリシリコン構造のバイポーラトランジスタを
含む半導体装置の製造方法を説明するための工程図であ
る。

【００３０】図１に示されるように、シリコン基板１０
表面には、フィールド酸化膜１２が形成され、素子領域
を分離している。そして、シリコン基板１０表面のフィ
ールド酸化膜１２上には、絶縁膜１４を介して、導電性
の第１ポリシリコン膜からなる導電部１６ａが形成され
ている。そして、この導電部１６ａは所定の形状にパタ
ーニングされ、２つの電極取出し部２２ａ、２２ｂ及び
これら２つの電極取出し部２２ａ、２２ｂを接続する実
効領域２４からなっている。また、絶縁膜１８に開口し
た開口部を介して２つの電極取出し部２２ａ、２２ｂに
それぞれ接続する２つの取出し電極（図示せず）が形成
されている。

【００３１】こうして、２つの電極取出し領域２２ａ、
２２ｂ、これら２つの電極取出し領域２２ａ、２２ｂを
接続する実効領域２４、及び２つの電極取出し領域２２
ａ、２２ｂ上にそれぞれ設けられる２つの取出し電極か
ら構成されるヒューズ素子が形成されている。

【００３２】また、フィールド酸化膜１２によって分離
された素子領域には、通常の場合とと同じ構造のダブル
ポリシリコン構造のバイポーラトランジスタが形成され
ている。即ち、シリコン基板１０の表面層には、コレク
タ領域（図示せず）、このコレクタ領域底面に接するコ
レクタ埋め込み層、このコレクタ埋め込み層に接続し一
端がコレクタ領域表面に至るコレクタ・プラグが形成さ
れている。また、コレクタ領域表面には、真性ベース領
域（図示せず）及びその周囲のグラフト・ベース領域
（図示せず）からなるベース領域（図示せず）が形成さ
れている。また、ベース領域の真性ベース領域表面に
は、エミッタ領域（図示せず）が形成されている。

【００３３】また、シリコン基板１０上には、例えばＳ
ｉＯ₂ 膜からなる絶縁膜１４が形成されている。そし
て、絶縁膜１４に開口された開口部を介してベース領域
のグラフト・ベース領域に接続する導電性の第１ポリシ
リコン膜からなるベース取り出し電極１６ｂが形成され
ている。

【００３４】また、ベース取り出し電極１６ｂを含む基
体全面に、例えばＳｉＯ₂ 膜からなる絶縁膜１８が形成
されている。そして、ベース取り出し電極１６ｂ及び絶
縁膜１８に開口され、側壁にサイドウォール２６が設け
られた開口部を介して、エミッタ領域に接続する導電性
の第２ポリシリコン膜からなるエミッタ取り出し電極２
８が形成されている。

【００３５】また、エミッタ取り出し電極２８に接続す
るエミッタ電極３０Ｅ、絶縁膜１８に開口された開口部
を介してベース取り出し電極１６ｂに接続するベース電
極３０Ｂ、絶縁膜１４、１８に開口された開口部を介し
てコレクタ・プラグに接続するコレクタ電極３０Ｃがそ
れぞれ形成されている。

【００３６】こうして、エミッタ領域、ベース領域、及
びコレクタ領域、並びにエミッタ領域に第２ポリシリコ
ン膜からなるエミッタ取り出し電極２８を介して接続す
るエミッタ電極３０Ｅ、ベース領域に第１ポリシリコン
膜からなるベース取り出し電極２８を介して接続するベ
ース電極３０Ｂ、及びコレクタ領域にコレクタ埋め込み
層及びコレクタ・プラグを介して接続するコレクタ電極
３０Ｃから構成されるダブルポリシリコン構造のバイポ
ーラトランジスタが形成されている。

【００３７】次に、ヒューズ素子の実効領域２４の形状
について簡単に説明する。なお、その詳細は、後述する
半導体装置の製造方法において説明することとして、こ
こでは、その特徴点だけについて述べる。

【００３８】ヒューズ素子の第１ポリシリコン膜からな
る実効領域２４は、図３に示されるように、実効領域２
４の長さｄが０．４μｍ、その幅ｗが０．６μｍとなっ
ており、何れの値も、第１ポリシリコン膜に対するパタ
ーニング実力に規定された最小パターンルールの０．８
μｍより小さくなっている点に本実施形態の特徴があ
る。

【００３９】因みに、ここでの第１ポリシリコン膜に対
するパターニング実力は、Ｌ／Ｓ＝１．２μｍ／０．８
μｍ、線幅ばらつき：狙い線幅±０．１μｍとする。そ
して、図３における細い破線は、線幅ばらつきによる誤
差（片側±０．０５μｍ）を表し、太い破線は、線幅ば
らつき／マスク間合わせずれを最大で見込んだ場合の誤
差を表している。

【００４０】このように、線幅ばらつきが狙い線幅±
０．１μｍであることを考慮すると、図４に示されるよ
うに、実効領域２４は実効領域２４ａや実効領域２４ｂ
のように形状変化する場合が生じ、その長さｄ及び幅ｗ
のばらつき範囲はそれぞれ次のようになる。

【００４１】 長さｄのばらつき範囲：０．２〜０．６μｍ 幅ｗのばらつき範囲 ：０．４〜０．８μｍ

【００４２】比較のため、同一のプロセス・同一のパタ
ーンルール下において形成された従来の場合における実
効領域の長さｄ及び幅ｗのばらつき範囲は、既に上記図
１０に示したように、それぞれ次のようになる。

【００４３】 長さｄのばらつき範囲：０．７〜０．９μｍ 幅ｗのばらつき範囲 ：１．１〜１．３μｍ

【００４４】従って、本実施形態における実効領域２４
と従来の実効領域４２とを比較すると、その長さｄ及び
幅ｗは共に、本実施形態の場合が従来の場合より小さく
なっている。ここで、保証できる実効領域の長さｄ及び
幅ｗを両者の最大値同士で見積もった場合、本実施形態
における実効領域２４の長さｄ及び幅ｗは従来の場合に
比較して、長さｄにおいて０．６７倍と短くなり、幅ｗ
において０．６２倍と狭くなっている。

【００４５】次に、図１〜図４に示すヒューズ素子及び
ダブルポリシリコン構造のバイポーラトランジスタを含
む半導体装置の製造方法を、図５〜図８の工程図を用い
て説明する。

【００４６】図５参照：先ず、シリコン基板１０表面に
所定の不純物を選択的に導入して、バイポーラトランジ
スタ部のコレクタ埋め込み層（図示せず）を形成した
後、基体全面にエピタキシャル層（図示せず）を形成す
る。続いて、ＬＯＣＯＳ（Local Oxidation of Silico
n；選択酸化）法により、素子分離領域のエピタキシャ
ル層表面を選択的に熱酸化して、フィールド酸化膜１２
を形成し、フィールド酸化膜１２によって分離された素
子領域のエピタキシャル層をコレクタ領域（図示せず）
とする。また、このコレクタ領域に所定の不純物を選択
的に導入して、一端がコレクタ埋め込み層に接続し、他
端がコレクタ領域表面に至るコレクタ・プラグを形成す
る。

【００４７】続いて、基体全面に、例えばＣＶＤ（Chem
ical Vapor Deposition ；化学的気相成長）法を用いて
ＳｉＯ₂ 膜からなる絶縁膜１４を形成した後、この絶縁
膜１４を選択的にエッチング除去して、ベース形成予定
領域を露出させる開口部を形成する。

【００４８】続いて、基体全面に、所定の不純物が添加
された導電性の第１ポリシリコン膜を形成する。そし
て、この第１ポリシリコン膜に対する第１回目のパター
ニングを行い、第１ポリシリコン膜からなるヒューズ素
子の導電部１６ａを片側のみが縊れた凹型形状に形成
し、同時にバイポーラトランジスタのベース取り出し電
極１６ｂを形成する。このとき、第１ポリシリコン膜に
対するパターニング実力は、Ｌ／Ｓ＝１．２μｍ／０．
８μｍ、線幅ばらつき：狙い線幅±０．１μｍとする。

【００４９】そして、ヒューズ素子の片側のみが縊れた
凹型形状の導電部１６ａは、２つの電極取出し部とこれ
ら２つの電極取出し部を接続する実効領域となるもので
あって、２つの電極取出し部の外形をほぼ決定すると共
に、実効領域の一方の端部を規定する。この実効領域の
一方の端部を規定する縊れパターンＡの部分のスペース
幅は、上記図３に示されるように、フォトリソグラフィ
工程の実力に規定された最小パターンルールの０．８μ
ｍとし、その際のアライメント実力を狙い線幅±０．１
μｍとする。即ち、第１回目のパターニングにおける縊
れパターンＡによって規定される実効領域の一方の端部
の長さは０．８±０．１μｍとなる。

【００５０】図６参照：次いで、基体全面に、例えばＣ
ＶＤ法を用いてＳｉＯ₂ 膜からなる絶縁膜１８を形成す
る。

【００５１】図７参照：次いで、第１ポリシリコン膜
（及び絶縁膜１８）に対する第２回目のパターニングを
行い、ヒューズ素子の導電部１６ａから第２パターンＢ
の部分をエッチング除去して両側がそれぞれ縊れた形状
にし、同時にバイポーラトランジスタのベース取り出し
電極１６ｂに真性ベース形成予定領域のシリコン基板１
０表面を露出するための開口部２０を開口する。

【００５２】そして、ヒューズ素子の導電部１６ａは、
第２パターンＢによって、２つの電極取出し部２２ａ、
２２ｂの外形を最終的に決定すると共に、実効領域の一
方の端部に対向する他方の端部を規定し、これら両端部
に挟まれた実効領域２４の外形も最終的に決定する。こ
の実効領域２４の他方の端部を規定する第２パターンＢ
の部分のスペース幅は、上記図３に示されるように、フ
ォトリソグラフィ工程の実力に規定された最小パターン
ルールの０．８μｍとし、その際のアライメント実力を
狙い線幅±０．１μｍとする。即ち、第２回目のパター
ニングにおける第２パターンＢによって規定される実効
領域の他方の端部の長さは０．８±０．１μｍとなる。

【００５３】但し、このとき、上記図３に示されるよう
に、実効領域２４の一方の端部を規定する縊れパターン
Ａと他方の端部を規定する第２パターンＢとは０．４μ
ｍずれているため、縊れパターンＡ及び第２パターンＢ
によって規定された両端部に挟まれている実効領域２４
の長さｄは０．８μｍではなく、０．４μｍとなる。そ
して、この値は、最小パターンルールのスペース幅０．
８μｍよりも小さいものである。

【００５４】また、第１回目のパターニング及び第２回
目のパターニングによりそれぞれ独立に規定された両端
部に挟まれている実効領域２４の幅ｗは、最小パターン
ルールのライン幅１．２μｍに制約されることなく、上
記図３に示されるように、０．６μｍとなる。

【００５５】そして、第１回目及び第２回目のパターニ
ングの際のアライメント実力が狙い線幅±０．１μｍで
あることを考慮すると、上記図４に示されるように、実
効領域２４は実効領域２４ａや実効領域２４ｂのように
形状変化する場合が生じ、その長さｄのばらつき範囲は
０．２〜０．６μｍとなり、幅ｗのばらつき範囲は０．
４〜０．８μｍとなる。

【００５６】図８参照：次いで、ベース取り出し電極１
６ｂに開口した開口部２０を介してエピタキシャル層か
らなるコレクタ領域に所定の不純物イオンを選択的に注
入した後、熱処理を施して、注入した不純物イオンを活
性化すると共に、ベース取り出し電極１６ｂからコレク
タ領域表面に不純物を拡散して、コレクタ領域表面に真
性ベース領域（図示せず）を形成すると共に、その周囲
にグラフト・ベース領域（図示せず）を形成し、これら
真性ベース領域及びグラフト・ベース領域からなるベー
ス領域（図示せず）を形成する。

【００５７】続いて、開口部２０における絶縁膜１８及
びベース取り出し電極１６ｂの側壁にサイドウォール２
６を形成した後、基体全面に所定の不純物が添加された
導電性の第２ポリシリコン膜を形成する。そして、この
第２ポリシリコン膜に対するパターニングを行い、この
第２ポリシリコン膜からなるバイポーラトランジスタの
エミッタ取り出し電極２８を形成する。続いて、熱処理
を施し、エミッタ取り出し電極２８から真性ベース領域
表面に不純物を拡散して、真性ベース領域表面にエミッ
タ領域（図示せず）をセルフアラインに形成する。

【００５８】続いて、エミッタ取り出し電極２８に接続
するエミッタ電極３０Ｅ、絶縁膜１８に開口した開口部
を介してベース取り出し電極１６ｂに接続するベース電
極３０Ｂ、絶縁膜１４、１８に開口した開口部を介して
コレクタ・プラグに接続するコレクタ電極３０Ｃをそれ
ぞれ形成する。また、絶縁膜１８に開口した開口部を介
して２つの電極取出し部２２ａ、２２ｂにそれぞれ接続
する２つの取出し電極３２ａ、３２ｂを形成する。

【００５９】こうして、エミッタ領域、ベース領域、及
びコレクタ領域、並びにエミッタ領域に第２ポリシリコ
ン膜からなるエミッタ取り出し電極２８を介して接続す
るエミッタ電極３０Ｅ、ベース領域に第１ポリシリコン
膜からなるベース取り出し電極２８を介して接続するベ
ース電極３０Ｂ、及びコレクタ領域にコレクタ埋め込み
層及びコレクタ・プラグを介して接続するコレクタ電極
３０Ｃから構成されるダブルポリシリコン構造のバイポ
ーラトランジスタを形成すると共に、２つの電極取出し
領域２２ａ、２２ｂ、これら２つの電極取出し領域２２
ａ、２２ｂを接続する実効領域２４、及び２つの電極取
出し領域２２ａ、２２ｂ上にそれぞれ設けられる２つの
取出し電極から構成されるヒューズ素子を形成する。

【００６０】以上のように本実施形態によれば、２つの
電極取出し領域２２ａ、２２ｂ及びこれらを接続する実
効領域２４を有するヒューズ素子を形成する際に、半導
体基体全面に導電性の第１ポリシリコン膜を形成した
後、この第１ポリシリコン膜に対する第１回目のパター
ニングにおける縊れパターンＡによって実効領域２４の
一方の端部を規定し、第２回目のパターニングにおける
第２パターンＢによって他方の端部を規定することによ
り、第１ポリシリコン膜に対するパターニング実力が、
Ｌ／Ｓ＝１．２μｍ／０．８μｍ、線幅ばらつき：狙い
線幅±０．１μｍであっても、それぞれ独立した２回の
パターニングにおける縊れパターンＡと第２パターンＢ
とを０．４μｍずらして、縊れパターンＡ及び第２パタ
ーンＢによって規定された両端部に挟まれている実効領
域２４の長さｄを０．４μｍとし、その幅ｗを０．６μ
ｍとすることができる。即ち、実効領域２４の長さｄ及
び幅ｗの何れの値も、第１ポリシリコン膜に対するパタ
ーニング実力に規定された最小パターンルールのＬ／Ｓ
＝１．２μｍ／０．８μｍより小さくすることができ
る。

【００６１】また、この線幅ばらつきが狙い線幅±０．
１μｍであることを考慮すると、実効領域２４の長さｄ
のばらつき範囲を０．２〜０．６μｍとし、その幅ｗの
ばらつき範囲を０．４〜０．８μｍとすることができ
る。即ち、同一のプロセス・同一のパターンルール下に
おける従来の場合と比較すると、両者の最大値同士で見
積もった場合には、本実施形態における実効領域２４
は、従来の実効領域４２と比較して、その長さｄにおい
て０．６７倍と短く、幅ｗにおいて０．６２倍と狭くす
ることができる。

【００６２】このため、上記（１）式により、従来の場
合と比較して、７０％未満のトリミング電圧により、従
来の場合と同等の信頼性のトリミングが可能となる。ま
た、トリミング電流に関しても、従来の場合と比較し
て、設定電流値を６０％程度にまで下げることが可能に
なる。即ち、従来の場合よりも、より低いトリミング電
圧下におけるより低いトリミング電流によって実効領域
２４を切断し、ヒューズ素子をオープン化することが可
能になる。

【００６３】従って、ヒューズ素子をオープン化するた
めに実効領域２４を切断する際に、高いトリミング電圧
の印加によるリーク電流の発生や過電流に起因する回路
部への悪影響の発生を防止して、信頼性の高い確実なト
リミングを行うことが可能になる。

【００６４】また、本実施形態によれば、同一のシリコ
ン基板１０上にヒューズ素子とダブルポリシリコン構造
のバイポーラトランジスタとが混載された半導体装置を
作製する場合、ヒューズ素子の実効領域２４を形成する
ための第１ポリシリコン層とバイポーラトランジスタの
第１ポリシリコン層を同時に成膜し、第１回目のパター
ニングにより、ヒューズ素子の実効領域２４の一方の端
部を規定すると共に、第１ポリシリコン層からなるバイ
ポーラトランジスタのベース取出し電極１６ｂを形成
し、第２回目のパターニングにより、実効領域２４の一
方の端部に対向する他方の端部を規定すると共に、ベー
ス引出し電極１６ｂに真性ベース形成予定領域を開口す
る開口部２０を形成することにより、ヒューズ素子の実
効領域２４の対向する両端部を規定するための２回のパ
ターニングを、ダブルポリシリコン構造のバイポーラト
ランジスタを形成する際の第１ポリシリコン層に対する
２回のパターニングと兼用することが可能になるため、
ダブルポリシリコン構造のバイポーラトランジスタを形
成する際の工程に一切の追加工程を必要とすることな
く、ヒューズ素子を形成することが可能になる。即ち、
ヒューズ素子を形成する専用のフォトリソグラフィ工程
やエッチング工程、その際に使用する専用のマスクを一
切不要とすることができる。

【００６５】従って、同一のシリコン基板１０上にヒュ
ーズ素子及びダブルポリシリコン構造のバイポーラトラ
ンジスタを形成する場合、ダブルポリシリコン構造のバ
イポーラトランジスタのプロセスの一環として同時的に
ヒューズ素子を形成することが可能になり、スループッ
トの向上やコストの低減を実現することができる。

【００６６】

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置の製造方法によれば、ヒューズ素子の実効領域の長
さ及び幅がそれぞれ最小パターンルールよりも小さいこ
とにより、実効領域の長さ及び幅がプロセスのパターン
ルールに律束されてそれ以上小さくすることはできなか
った従来の場合と比較して、より低いトリミング電圧下
で且つより低いトリミング電流によって実効領域を切断
することが可能になるため、高いトリミング電圧の印加
によるリーク電流の発生や過電流に起因する回路部への
悪影響の発生を防止して、信頼性の高い確実なトリミン
グを行うことができる。

【００６７】また、請求項２に係る半導体装置の製造方
法によれば、ヒューズ素子の実効領域を形成するために
導電体層をパターニングにより加工する際に、独立した
複数回のパターニングを組み合わせて加工することによ
り、実劾領域の長さ及び幅が決定されるため、１回のパ
ターニングにより加工した実効領域の長さ及び幅がプロ
セスのパターンルール又はフォトリソグラフィ技術の実
力等によって律束されていた従来の場合と比較すると、
複数回のパターニングのアライメントの誤差範囲の中
で、実効領域の長さ及び幅をそれぞれ実効的に最小パタ
ーンルールよりも小さくすることが可能になる。従っ
て、ヒューズ素子をオープン化するために実効領域を切
断する際に、高いトリミング電圧の印加によるリーク電
流の発生や過電流に起因する回路部への悪影響の発生を
防止して、信頼性の高い確実なトリミングを行うことが
できる。

【００６８】また、請求項３に係る半導体装置の製造方
法によれば、ヒューズ素子の実効領域の対向する両端部
を規定するために導電体層をパターニングして加工する
際に、第１回目のパターニングによって実効領域の一方
の端部を規定し、第２回目のパターニングによって他方
の端部を規定することにより、実劾領域の両端部がそれ
ぞれ決定されるため、１回のパターニングによって同時
に決定された両端部に挟まれた実効領域の長さ及び幅が
プロセスのパターンルール又はフォトリソグラフィ技術
の実力等によって律束される従来の場合と比較すると、
第１回目のパターニングと第２回目のパターニングのア
ライメントの誤差範囲の中で、独立した２回のパターニ
ングによってそれぞれに決定された両端部に挟まれた実
効領域の長さ及び幅をそれぞれ実効的に最小パターンル
ールよりも小さくすることが可能になる。従って、ヒュ
ーズ素子をオープン化するために実効領域を切断する際
に、高いトリミング電圧の印加によるリーク電流の発生
や過電流に起因する回路部への悪影響の発生を防止し
て、信頼性の高い確実なトリミングを行うことができ
る。

【００６９】また、請求項５に係る半導体装置の製造方
法によれば、共通する半導体基板上にヒューズ素子及び
ダブルポリシリコン構造のバイポーラトランジスタを形
成する際に、ヒューズ素子の実効領域等をなすポリシリ
コン層とバイポーラトランジスタの第１ポリシリコン層
とを同時に成膜し、第１回目のパターニングにより、第
１ポリシリコン層からなるバイポーラトランジスタのベ
ース取出し電極を形成すると共に、第１ポリシリコン層
からなるヒューズ素子の実効領域の一方の端部を規定
し、第２回目のパターニングにより、第１ポリシリコン
層からなるベース引出し電極に真性ベース形成予定領域
を開口する開口部を形成すると共に、第１ポリシリコン
層からなる実効領域の一方の端部に対向する他方の端部
を規定することにより、ヒューズ素子の実効領域の対向
する両端部を規定するための２回のパターニングを、ダ
ブルポリシリコン構造のバイポーラトランジスタを形成
する際の第１ポリシリコン層に対する２回のパターニン
グと兼用することが可能になるため、ダブルポリシリコ
ン構造のバイポーラトランジスタを形成する際の工程
に、ヒューズ素子を形成する専用のフォトリソグラフィ
工程やエッチング工程、その際に使用する専用のマスク
を一切の追加することなく、ヒューズ素子を形成するこ
とができる。従って、共通する半導体基板上にヒューズ
素子及びダブルポリシリコン構造のバイポーラトランジ
スタを形成する際に、ダブルポリシリコン構造のバイポ
ーラトランジスタのプロセスの一環として同時的にヒュ
ーズ素子を形成することが可能になり、スループットの
向上やコストの低減を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るヒューズ素子及びダ
ブルポリシリコン構造のバイポーラトランジスタを含む
半導体装置を示す図であって、下段に全体の概略断面を
示し、上段にヒューズ素子の平面パターンを示すもので
ある。

【図２】図１のヒューズ素子の平面パターンの拡大図で
ある。

【図３】図２のヒューズ素子の実効領域のパターニング
のばらつきを説明するための平面パターン図である。

【図４】図３のパターニングのばらつきによるヒューズ
素子の実効領域の形状のばらつきを説明するための平面
パターン図である。

【図５】図１〜図４に示すヒューズ素子及びダブルポリ
シリコン構造のバイポーラトランジスタを含む半導体装
置の製造方法を説明するための工程図（その１）であ
る。

【図６】図１〜図４に示すヒューズ素子及びダブルポリ
シリコン構造のバイポーラトランジスタを含む半導体装
置の製造方法を説明するための工程図（その２）であ
る。

【図７】図１〜図４に示すヒューズ素子及びダブルポリ
シリコン構造のバイポーラトランジスタを含む半導体装
置の製造方法を説明するための工程図（その３）であ
る。

【図８】図１〜図４に示すヒューズ素子及びダブルポリ
シリコン構造のバイポーラトランジスタを含む半導体装
置の製造方法を説明するための工程図（その４）であ
る。

【図９】従来のヒューズ素子の平面パターン図である。

【図１０】図９のヒューズ素子の実効領域のパターニン
グのばらつきを説明するための平面パターン図である。

【図１１】ヒューズ素子の実効領域の各パラメータ概想
図である。

【符号の説明】

１０……シリコン基板、１２……フィールド酸化膜、１
４……絶縁膜、１６ａ……導電部、１６ｂ……ベース取
り出し電極、１８……絶縁膜、２０……開口部、２２
ａ、２２ｂ……電極取出し部、２４……実効領域、２６
……サイドウォール、２８……エミッタ取り出し電極、
３０Ｅ……エミッタ電極、３０Ｂ……ベース電極、３０
Ｃ……コレクタ電極、４０ａ、４０ｂ……電極取出し
部、４２……実効領域、４４ａ、４４ｂ……取出し電
極、Ａ……第１回目のパターニングにおける縊れパター
ン、Ｂ……第２回目のパターニングにおける第２パター
ン。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ヒューズ素子を含む半導体装置であっ
   て、 前記ヒューズ素子が、半導体基体上に絶縁体層を介して
   形成された導電体層からなる２つの電極取出し領域及び
   前記２つの電極取出し領域を接続する実効領域を有し、 前記実効領域の長さ及び幅が、それぞれ前記導電体層を
   パターニングする際の最小パターンルールよりも小さい
   ことを特徴とする半導体装置。
2. 【請求項２】 ヒューズ素子を含む半導体装置の製造方
   法であって、 半導体基体上に、絶縁体層を介して、導電体層を形成す
   る工程と、 前記導電体層を複数回のパターニングにより加工し、前
   記導電体層からなる２つの電極取出し領域及び前記２つ
   の電極取出し領域を接続する実効領域を有する前記ヒュ
   ーズ素子を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 前記導電体層の第１回目のパターニングにより、前記ヒ
   ューズ素子の前記実効領域の一方の端部を規定し、前記
   導電体層の第２回目のパターニングにより、前記ヒュー
   ズ素子の前記実効領域の前記一方の端部に対向する他方
   の端部を規定することを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 前記導電体層として、導電性のポリシリコン層を用いる
   ことを特徴とする半導体装置の製造方法。
5. 【請求項５】 ヒューズ素子及びダブルポリシリコン構
   造のバイポーラトランジスタを含む半導体装置の製造方
   法であって、 半導体基体上に、絶縁体層を介して、導電性の第１ポリ
   シリコン層を形成する工程と、 前記第１ポリシリコン層を第１回目のパターニングによ
   り加工し、前記第１ポリシリコン層からなる前記バイポ
   ーラトランジスタのベース取出し電極を形成すると共
   に、前記第１ポリシリコン層からなる前記ヒューズ素子
   の実効領域の一方の端部を規定する工程と、 前記第１ポリシリコン層を第２回目のパターニングによ
   り加工し、前記第１ポリシリコン層からなる前記ベース
   引出し電極に真性ベース形成予定領域を開口する開口部
   を形成すると共に、前記第１ポリシリコン層からなる前
   記実効領域の前記一方の端部に対向する他方の端部を規
   定する工程と、 前記バイポーラトランジスタのエミッタ取出し電極とな
   る導電性の第２ポリシリコン層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。