KR920009980B1 - 반도체장치 - Google Patents

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나카후미 이나다
츠토무 다카하시
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치
제1a도는 본 발명의 1실시예의 패턴 평면도,
제1b도는 제1a도를 B-B선으로 자른 단면도,
제2도는 실시예의 효과를 설명하기 위한 특성도,
제3도,제4a도는 종래의 반도체장치의 패턴 평면도,
제4b도는 제4a도의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 폴리실리콘배선층 2 : 가드링
21: 가드링의 교차부 7 : 반도체기판
8 : 게이트절연막 81: 절연막두께를 두껍게 한 부분
[산업상의 이용분야]
본 발명은 반도체장치에 있어서 고내압트랜지스터의 소자분리부를 개선한 기술에 관한 것으로, 특히 대형액정트랜지스터를 구동시키는 LSI의 고내압부에 사용하기에 적합한 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 소자분리기술로서 가드링방식을 이용하는 경울, 제3도에 나타낸 바와 같이 고내압트랜지스터의 전극인 폴리실리콘배선(1)이 가드링(2)위를 가로지르게 되어, 폴리실리콘(1)에 10V 정도의 전압이 인가되면 폴리실리콘(1) 아래의 가드링(2)이 반전되어 버린다. 이 때문에 30V 이상이 인가되는 디바이스의 가드링상의 배선으로는 제4도에 나타낸 바와 같이 알루미늄배선(3)을 사용하고 있는데, 이는 알루미늄배선(3)이 필드산화막(4,5)(막두께는 약 10000Å)을 형성한 뒤에 패터닝되므로 가드링(2)의 반전 임계치전압을 높일 수 있기 때문이다. 제3도, 제4도에 있어서 참조부호 6은 고내압트랜지스터의 드레인과 소오스, 7은 반도체기판, 8은 게이트산화막을 나타낸다. 또한, 제3도와 제4a도는 패턴 평면도, 제4b도는 제4a도의 단면도이다.
종래의 고내압트랜지스터의 소자분리용으로 가드링(2)을 이용한 경우, 상기한 바와 같이 알루미늄배선을 이용하기 때문에 제4도에 도시한 것과 같이 폴리실리콘(1)과 알루미늄배선(3)의 접속(9)을 위해 필드부분이 필요하게 됨에 따라칩의 크기가 증가하게 되어, 종래 기술에서는 제품의 가격을 낮추는데 있어서 문제점이 있었다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위한 것으로, 종래의 가드링상을 알루미늄배선이 가로지르는 것에 대해, 폴리실리콘과 알루미늄을 접속시킬 필요없이 직접 폴리실리콘 등의 배선층이 가드링을 가로지르도록 함으로써 칩의 크기를 축소할 수 있도록 된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
본 발명에 따른 반도체장치는, 고내압소자를 형성하는 반도체기판과, 이 반도체기판에 설치되어 이 반도체기판과 같은 도전형이면서 불순물농도는 높은 가드링, 이 가드링상을 지나는 배선층을 갖추고 있고, 상기 배선층이 지나는 부분에서의 상기 가드링위의 절연막두께는 소자영역에 있어서의 게이트절연막보다 두껍게 되어 있으며, 상기 배선층이 지나는 부분에서는 상기 가드링의 불순물농도는 다른 부분보다 높게 된 점에 특징이 있다.
즉, 본 발명은 배선층 아래의 가드링의 반전을 방지하기 위해 이 배선층 아래의 가드링의 불순물농도를 높이는 한편, 배선층과 가드링간의 절연막두께를 두껍게 하였다. 상기 배선층아래의 가드링부분만 농도를 높이는 것은, 이 가드링부분 이외의 가드링부분의 농도도 높이게 되면, 이 불순물이 열처리시에 불필요하게 확산되어 좋지 않은 영향을 미치기 때문에, 이를 방지하기 위해서이다. 상기와 같이 불순물농도를 높이는 동시에 절연막두께를 두껍게 함으로써 가드링의 반전 임계치전압이 높아지며, 또한 제4도에 나타낸 것과 같은 접속(9)이 불필요하게 되므로 칩의 점유면적을 축소할 수 있게 된다.
[실시예]
이하, 본 발명에 따른 실시예를 도면을 참조해서 설명한다. 제1a도는 실시예의 패턴 평면도, 제1b도는 제1a도의 B-B선 단면도로서, 이들 도면은 상술한 종래예와 대응시킨 경우의 예이므로, 대응되는 부분에는 동일부호를 붙여 그에 대한 상세한 설명을 생략하고 특징이 되는 점에 대해서만 설명한다. 본 실시예의 특징은 제1도에 도시한 바와 같이 폴리실리콘배선층(1)이 지나는 부분(21)에서의 가드링(2)의 불순물농도를 다른 부분(22)보다 높게 하고, 또한 폴리실리콘배선층(1 : 전극)이 지나는 부분(81)에서의 가드링(2)상의 절연막두께를 게이트절연막(8)보다 두껍게 한 점에 특징이 있다.
상기 배선층(1) 아래의 가드링(21)부분의 농도를 높이기위해서는 다량의 불순물을 주입하면 되지만, 칩크기의 축소화를 목적으로 한 본 발명에서는 주입한 불순물이 실리콘으로 확산되는 확산계수가 크면 확산층깊이 Xj의 증가등이 초래되는 문제점이 있다. 본 디바이스에서는, P형의 경우 BF2, N형의 경우 A3등으로 가드링(21)부분의 농도를 높이는데, 이때 통상의 경우도 농도 1×1017cm-3에 비해 1×1020cm-3까지 농도를 증가시킨다. 이렇게 증가시키기 위한 불순물주입에 있어서 이온주입공정에서의 결정결함의 발생방지 및 다음 공정인 산화공정에 있어서의 외확산(Out Diffusion)방지를 위해, 산화막을 통하여 이온주입을 하는 것이 기본이나, 현재상태의 산화막두께 700Å으로는 산화막을 통한 Si내로의 불순물주입이 불가능하므로, 더미산화막공정을 추가하여 100Å의 산화막을 통한 이온주입을 행한다. 이러한 공정은 희생산화공정과 유사하여 공정이 하나 더 증가되지만, 폴리실리콘배선층(1) 아래의 반전 임계치전압의 증가와 신뢰성향상의 수단이 되므로 매우 유효하다.
또한 배선층(1) 아래의 막두께를 두껍게 하기 위해서는 이를 위한 전용의 사진식각공정을 추가하여 배선층(1)과 가드링(21)간의 막두께를 증가시켜(예를 들면, 통상의 700Å에서 2000Å으로 변경)고내압트랜지스터의 특성을 변화시키지 않으면서 폴리실리콘배선층(1) 아래의 가드링(2)의 반전 임계치전압을 증가시킨다.
종래의 기술에 의한 제품의 내압과 본 발명에 의한 제품의 내압을 비교하면 제2도와 같다. 제2a도는 종래예, 제2b도는 본 발명에 의한 내압특성을 나타낸 특성도로서, 종축은 LSI의 소비전류, 횡축은 LSI소자에 인가되는 전압을 나타낸다. 고내압의 제품을 개발하기 위해서는 트랜지스터간의 소자분리영역의 내압 등 크게 2가지를 고려해야 하는데, 본 발명에서는 폴리실리콘배선층(1)이 가드링(2)을 가로질러도 제2b도와 같이 최대 45 내지 50V까지 전압이 인가되어도 견딜 수 있도록 제품의 내압을 증가시킬 수있다. 또한 가드링(2)에서, 21부분이 여타부분인 22부분 보다 고농도로 되어있기 때문에 이 부분에서의 다음공정의 열처리에 의한 확산을 억제할 수있으며, 이 확산에 의한 악영향을 방지할 수 있다. 또한 폴리실리콘배선(1)은 제4도에 나타낸 것과 같이 알루미늄배선(3)과 접속(9)을 취할 필요가 없이 그 접속을 생략할 수 있으므로 면적을 축소시킬 수 있게 된다.
또한 본 발명은 상기 실시예 뿐만 아니라, 여러 가지로 응용이 가능하다. 예를 들면, 배선층이 가드링위를 횡단하는 구조, 편채널(片 channel)구조, MOS 구조, COMS 구조, P/N 양 웰(well)구조 등 여러 가지 구조에 본 발명을 적용시킬 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명에 따른 반도체장치에 의하면, 내압(가드링의 반전 임계치전압)의 향상이 가능하게 되고, 또한 가드링은 필요부분만 고밀도로 하기 때문에 불필요한 불순물확산을 억제할 수 있으며, 또한 배선접속부를 생략할 수 있으므로 소자의 고집적화에 유리하게 된다.

Claims (2)

  1. 고내압소자를 형성하는 반도체기판(7)과, 이 기판(7)에 설치되며 그 전도형이 기판(7)과 같으면서 불순물농도는 높은 가드링(2), 이 가드링(2) 위를 지나는 배선층(1)을 갖추고, 그중 상기 배선층(1)이 지나는 부분(21)에서의 상기 가드링(2)위의 절연막(81) 두께는 소자영역의 게이트절연막(8)두께 보다 두껍게 되어 있으며, 상기 가드링(2)중 상기 배선층(1)이 지나는 부분(21)의 불순물농도는 다른 부분(22)보다 높게 되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 배선층(1)이 폴리실리콘으로 이루어져 있는 것을 특징으로 하는 반도체장치.
KR1019890013912A 1988-09-27 1989-09-27 반도체장치 KR920009980B1 (ko)

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