KR890008980A - 반도체 장치의 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 최종의 완성된 단면도.
제 3 도는 본 발명에 따른 실시예의 능동소자 부분의 최종 단면도.

Claims (8)

  1. 제1도전형의 실리콘 기판상에 제1 및 제2모오스 전계 효과 트랜지스터와 제1 및 제2바이폴라 트랜지스터를 구비하는 반도체 장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법. (a) 상기 기판상의 소정 부분에 제1모오스 전계효과 트랜지스터가 형성될 제1기판영역과 제1 및 제2바이폴라 트랜지스터가 형성될 제3 및 제4기판영역을 형성하기 위해 제2도전형의 이온 주입을 하고 상기 이온 주입된 영역을 활성화하는 공정. b) 상기 기판상에 상기 소자들간의 분리를 위하여 상기 각 소자 형성영역을 제외한 소정의 상기 영역들 상이에 형성하는 소자분리 산화막층과 소자분리 산화막층 하부에 제1도전형의 채널 스토퍼 영역을 형성하는 공정. (c) 상기 기판 상부에 상기 제1 및 제2모오스 전계 효과 트랜지스터의 게이트 산화막층을 형성하는 공정. (d) 상기 제1 및 제2기판 영역의 게이트 산화막 상부에 도핑된 다결정 실리콘으로 제1 및 제2모오스 전계효과 트랜지스터의 게이트를 형성하는 공정. e) 상기 기판 전면에 마스킹을 위한 질화막층을 형성하고 제3 및 제4기판 영역의 소정 부위의 질화막층을 제거하는 공정. (f) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 비활성 베이스 영역을 형성하기위하여 소정 영역의 산화막층을 에칭한후 제1 도전형의 이온 주입을 하는 공정. (g) 상기 질화막층을 마스크로 하여 상기 제3 및 제4기판영역에 산화막층을 형성하는 공정. (h) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 활성 베이스 영역을 형성하기 위하여 제1도전형의 이온 주입을 하는 공정. (i) 제2모오스 트랜지스터의 저농도 드레인 및 소오스 영역을 형성하기 위하여 제2도전형의 이온 주입을 하는 공정. (j) 상기 기판전면에 산화막층을 형성하고 별도의 마스크 없이 산화막층을 에칭하여 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 측벽에 산화막 스페이서를 형성하는 공정. (k) 제1기판영역의 제1모오스 전계효과 트랜지스터의 기판 접속영역과 제3 및 제4기판영역의 콜렉터 접속영역와 제2바이폴라 트랜지스터의 에미터 영역와 제2모오스 전계효과 트랜지스터의 고농도 드레인 및 소오스 영역과 제1 및 제2바이폴라 트랜지스터의 콜렉터 접속영역을 형성하기 위하여 제2도전형의 이온 주입을 하는 공정. (l) 제1기판영역의 제1모오스 전계효과 트랜지스터의 드레인 및 소오스 영역과 제2기판영역의 제2모오스 전계효과 트랜지스터의 기판 접속 영역을 형성하기 위하여 제1도전형의 이온 주입을 하는 공정. (m) 상기 기판 전면에 산화막층을 형성하고 제1바이폴라 트랜지스터의 에미터 접속창을 형성하는 공정. (n) 상기 제3기판 영역 상부에 제2다결정 실리콘으로 제1바이폴라 트랜지스터의 에미터 접속부를 형성하는 공정. (o) 제1 및 제2모오스 전계 효과 트랜지스터의 소오스 및 드레인 영역과, 제1 및 제2바이폴라 트랜지스터의 에미터 영역, 베이스 영역 및 콜렉터 영역과, 제1 및 제2모오스 전계 효과 트랜지스터의 기판 접속 영역과의 접속을 위한 창들을 형성하는 공정. (p) 상기 창들을 통해 도체층에 접속하는 공정. (q) 보호층을 상기 기판 전면에 도포하고 도선 용접을 위한 패드를 노출하는 공정.
  2. 제1항에 있어서, 상기 (b)공정에서 상기 각 소자 영역들과 같이 캐패시터 영역을 제외한 소정의 상기 영역을 사이에 소자분리 산화막층과 소자 분리 산화막층 하부에 제1도전형의 채널 스토퍼 영역을 형성하고, 상기 (b)공정후 상기 캐패시터 영역에 개패시터의 하부 전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 캐패시터 유전체층상에 캐패시터 상부 전극을 형성하며, 상기 (o)공정에서 각 영역의 접속창 형성과 동시에 캐패이터 영역의 접속창을 형성하고, 상기 (p)공정시 상기 캐패시터 전극 접속창을 통해 도체층에 접속하며, 상기 (q)공정시 보호막층을 도포하고 도선 용접을 위한 패드를 노출함을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기(b)공정에서 상기 각소자 영역들과 같이 저항 영역의 기판 접속 부위가 형성될 영역을 제외한 소정의 사이 영역들 사이에 소자 분리 산화막층과 소자분리 산화막층 하부에 제1도전형의 채널 스토퍼영역을 형성하고, 상기 (k)공정에서 상기 각 소자 영역의 이온 주입과 동시에 상기 저항의 기판 접속 영역 하부에 이온 주입 영역을 형성하며, 상기 (M)공정에서 상기 제1바이폴라 트랜지스터의 에미터 접속 영역 형성을 위해 창을 형성함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하고, 상기 (n)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅 콘택 부위와 저저항 부위를 형성하며, 상기 (n)공정후 상기 저항영역의 버팅 코택부와 저저항부에 제2도 저형의 이온 주입을 하고, 상기 (o)공정에서 각 영역의 접속창 형성과 동시에 저항 영역의 접속창을 형성하며, 상기 (p)공정시 상기 저항 영역의 접속창을 통해 도체층을 접속하고, 상기 (q)공정시 보호막층을 도포하고 도선용 칩을 위한 패드를 노출함을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 (b)공정에서 상기 각 소자 영역들과 같이 캐패시터 영역과 저항 영역의 기판 접속 부위가 형성될 영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도전형의 채널 스토퍼영역을 형성하고, 상기 (b)공정후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜스지스터의 형성과 동시에 상기 캐패시터 유전체층상에 캐패시터 상부 전극을 형성하며, 상기 (k)공정에서 상기 각 소자 영역의 이온 주입과 동시에 상기 저항의 기판 접속 영역의 하부에 이온 주입 영역을 형성하고 상기 (n)공정에서 상기제1바이폴라 트랜지스터의 에미터 접속 영역 형성을 위해 창을 형성함과 동시에 상기 저항 영역의 버팅 콘택부의 접속창을 형성하며, 상기 (n)고정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항 영역의 고저항 부위와 버팅콘택부와 저저항 부위를 형성하고, 상기 (n)공정후 상기 저항영역의 버팅 콘택부와 저저항부에 제2도 전형의 이온 주입을 하며, 상기 (o)공정에서 각 영역의 접속창 형성과 동시에 캐패시터 영역의 접속창과 저항 영역의 접속창을 형성하고, 상기(p)공정시 상기 캐패시터 접속창과 저항영역의 접속창을 통해 도체층에 접속하며 상기 (q)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
  5. 제1도전형의 실리콘 기판상에 제1 및 제2모오스 전계 효과 트랜지스터와 제1 및 제2바이폴라 트랜지스터를 구비하는 반도체 장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법. (a) 상기 기판상의 소정 부분에 제1모오스 전계 효과 트랜지스터가 형성될 제1기판영역과 제1 및 제2바이폴라 트랜지스터가 형성될 제3 및 제4기판영역을 형성하기 위해 제2도전형의 이온 주입을 하고 상기 이온 주입된 영역을 활성화하는 공정. (b) 상기 기판상에 상기 소자들간의 분리를 위하여 상기 각 소자 형성 영역을 제외한 소정의 상기 영역들 사이에 형성하는 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널 스토퍼 영역을 형성하는 공정. (c) 상기 기판 상부에 상기 제1 및 제2모오스 전계 효과 트랜지스터의 게이트 산화막층을 형성하는 공정. (d) 상기 제1 및 제2기판 영역의 게이트 산화막 상부에 도핑된 다결정 실리콘으로 제1 및 제2모오스 전계효과 트랜지스터의 게이트를 형성하는 공정. (e)기판 영역의 소정 부위의 질화막층을 제거하는 공정. (f) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 비활성 베이스 영역을 형성하기 위하여 소정 영역의 산화막층을 에칭한 후 제1도전형의 이온 주입을 하는 공정. (g) 상기 질화막층을 마스크로 하여 상기 제3 및 제4기판영역에 산화막층을 형성하는 공정. (h) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 활성 베이스영역을 형성하기 위하여 제1도전형의 이온 주입을 하는 공정. (i) 제1기판영역의 제1모오스 전계효과 트랜지스터의 기판접속영역과 제3 및 제4기판영역의 콜렉터 접속영역과 제2바이폴라 트랜지스터의 에미터 영역과 제2모오스 전계효과 트랜지스터의 드레인 및 소오스 영역과 제1 및 제2바이폴라 트랜지스터의 콜렉터 접속영역을 형성하기 위하여 제2도전형의 이온 주입을 하는 공정. (j) 제1기판영역의 제1모오스 전계효과 트랜지스터의 드레인 및 소오스 영역과 제2기판 영역의 제2모오스 전계효과 트랜지스터의 기판접속영역을 형성하기 위하여 제1도전형의 이온 주입을 하는 공정. (k) 상기 기판 전면에 산화막층을 형성하고 제1바이폴라 트랜지스터의 에미터 접속창을 형성하는 공정. (I) 상기 제3기판 영역 상부에 제2다결정 실리콘으로 제1바이폴라 트랜지스터의 에미터 접속부를 형성하는 공정. (m) 제1 및 제2모오스 전계 효과 트랜지스터의 소오스 및 드레인 영역과, 제1 및 제2바이폴라 트랜지스터의 에미터영역, 베이스 영역 및 콜렉터 영역과, 제1 및 제2모오스 전계 효과 트랜지스터의 기판 접속 영역과의 접속을 위한 창들을 형성하는 공정. (n) 상기 창들을 통해 도체층에 접속하는 공정. (o) 보호막층을 상기 기판 전면에 도포하고 도선 용접을 위한 패드를 노출하는 공정.
  6. 제5항에 있어서, 상기 (b)공정에서 상기 각 소자 영역들과 같이 캐패시터 영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자 분리 산화막층 하부에 제1도전형의 채널 스토퍼 영역을 형성하고, 상기 (b)공정후 상기 캐패시터 영역에 캐패시터의 하부 전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 데이트 산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 캐패시터 유전체층상에 캐패시터 상부 전극을 형성하며, 상기 (m)공정에서 각 영역의 접속창 형성과 동시에 캐패시터 영역의 접속창을 형성하고, 상기 (n)공정시 상기 캐패시터 전극 접속창을 통해 도체층에 접속하며, 상기 (o)공정시 보호막층을 도포하고 도선 용접을 위한 패드를 노출함을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 (b)공정에서 상기 각소자 영역들과 같이 저항 영역의 기판 접속 부위가 형성될 영역을 제외한 소정의 사이 영역들 사이에 소자 분리 산화막층과 소자분리 산화막층 하부에 제1도전형의 채널 스토퍼영역을 형성하고, 상기 (i)공정에서 상기 각 소자 영역의 이온 주입과 동시에 상기 저항의 기판 접속 영역 하부에 이온 주입 영역을 형성하며, 상기 (k)공정에서 상기 제1바이폴라 트랜지스터의 에미터 접속 영역 형성을 위해 창을 형성함과 동시에 저항영역의 버팅콘택부의 접속창을 형성하고, 상기 (I)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅 콘택 부위와 저저항 부위를 형성하며, 상기 (I)공정후 상기 저항영역의 버팅 콘택부와 저저항부에 제2도전형의 이온 투입을 하고, 상기 (m)공정에서 각 영역의 접속창 형성과 동시에 저항 영역의 접속창을 형성하며, 상기 (n)공정시 상기 저항 영역의 접속창을 통해 도체층에 접속하고, 상기 (o)공정시 보호막층을 도포하고 도선용 칩을 위한 패드를 노출함을 특징으로 하는 방법.
  8. 제5항에 있어서, 상기 (b)공정에서 상기 각 소자 영역들과 같이 캐패시터 영역과 저항 영역의 기판 접속 부위가 형성될 영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도전형 채널 스토퍼영역을 형성하고, 상기 (b)공정후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 윤전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효가 트랜지스터의 형성과 동시에 상기 캐패시터 유전체증상에 캐패시터 상부 전극을 형성하며, 상기 (i)공정에서 상기 각 소자 영역의 이온 주입과 동시에 상기 저항의 기판 접속 영역 하부에 이온 주입 영역을 형성하고 상기 (k)공정에서 사이 제1바이폴라 트랜지스터의 에미터 접속 영역 형성을 위해 창을 형성함과 동시에 상기 저항 영역의 버팅 콘택부의 접속창을 형성하며, 상기 (1)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항 영역의 고저항 부위아 버팅콘택부와 저저항 부위를 형성하고, 상기 (1)공정후 상기 저항영역의 버팅 콘택부와 저저항부에 제2도전형의 이온 주입을 하며, 상기 (m)공정에서 각 영역의 접속창 형성과 동시에 캐패시터 영역의 접속창과 저항 영역의 접속창을 형성하고, 상기 (n)공정시 상기 캐패시터 접속창과 저항영역의 접속창을 통해 도체층에 접속하며 상기 (o)공정시 보호막층을 도포하고 도선 용접을 위한 패드를 노출함을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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