KR880006792A - 반도체 바이 씨 모오스장치의 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 바이 씨 모오스장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 바이 씨 모오스의 평면도.

Claims (4)

  1. 제 2도전형의 바이폴라 트랜지스터가 형성될 제1기판영역과 상기 제1도전형의 채널을 갖는 제1모오스 전계효과 트랜지스터가 형성될 제2기판영역 및 제2도전형의 채널을 갖는 제2모오스 전계효과 트랜지스터가 형성될 상기 제1도전형의 실리콘기판상에 소정영역을 구비한 제1도전형의 단결정 실리콘기판상에 하기의 공정으로 바이 씨 모오스를 제조함을 특징으로 하는 방법.
    (a) 상기 제1도전형의 단결정 실리콘기판상에 제1산화막층과 제2상부 질화막층으로 구성된 마스킹층을 형성하는 공정.
    (b) 상기 바이폴라 트랜지스터의 콜랙터 접속영역과 에미터영역 및 상기 제1모오스 전계효과 트랜지스터의 소오스영역과 드레인영역 및 상기 제2모오스 전계효과 트랜지스터의 접속영역을 마스크 하기 위해 상기 마스킹층 상부에 마스크를 형성하는 공정.
    (c) 상기 마스크가 형성되지 않은 노출된 마스킹층 부분을 제거하는 공정.
    (d) 상기 마스킹층 상부의 마스크를 제거하는 공정.
    (e) 상기 노출된 제1기판영역 표면과 제2기판영역 표면 및 실리콘기판 표면상에 제2산화막층을 형성하는 공정.
    (f) 상기 바이폴라 트랜지스터의 베이스영역과 제1모오스 전계효과 트랜지스터의 소오스영역 및 드레인영역과 제1도전형의 기판상에 채널스토퍼 영역을 형성하기 위해 상기 제2산화막층 상부에 마스크를 형성하는 공정.
    (g) 상기 마스크되지 않은 노출된 부분의 제2산화막 층을 제거하는 공정.
    (h) 상기 마스크되지 않은 노출된 부분을 통해 상기 베이스영역과 소오스영역과 드레인영역 및 체널스토퍼영역을 형성하기 위한 이온주입을 하는 공정.
    (i) 상기 마스크를 제거하고 마스킹층을 갖지 않는 표면영역에 제3산화막층을 형성함과 동시에 상기 이온주입을 활성화하는 공정.
    (j) 트랜지스터의 콜랙터 접속영역부분과 에미터영역 부분 및 제1모오스 전계효과 트랜지스터의 접속영역부분 및 제2모오스 전계효과 트랜지스터의 소오스영역 부분 및 드레인영역 부분 상부의 마스킹층을 제거하고 이온주입을 하는 공정.
    (k) 기판 표면 전면에 산화막층을 형성하는 공정.
    (l) 제1및 제2모오스 전계효과 트랜지스터의 게이트산화막을 형성하기 위한 마스크를 형성하고 게이트 영역 상부의 산화막층을 제거하는 공정.
    (m) 상기 마스크를 제거하고 게이트산화막을 형성하는 공정.
    (n) 이온주입된 불순물들의 활성화와 상기 (k)공정에서 형성된 산화막의 밀도를 높이기 위한 열처리 공정.
    (o) 트랜지스터의 에미터영역과 베이스영역과 콜랙터접속영역 및 채널스토퍼영역과 제1및 제2모오스 전계효과 트랜지스터의 소오스 및 드레인영역과의 접속을 위한 개구들을 형성하는 공정.
    (p) 상기 개구들을 통해 도체층의 접속을 하는 공정.
    (q) 패시베이숀층을 상기 기판전면에 도포하고 도선용접을 위한 패드를 노출하는 공정.
  2. 제1항에 있어서, (k)의 공정후 질화막층을 상기 산화막층의 상부에 형성함을 특징으로 하는 방법.
  3. 제1항에 있어서, (m)의 공정후 드레쉬홀드 전압조정을 위한 이온주입공정을 함을 특징으로 하는 방법.
  4. 제3항에 있어서, 이온주입공정이 N모오스 전계효과 트랜지스터의 드레쉬홀드 전압을 조절하기 위한 공정이며, 상기 이온주입공정후 P모오스 전계효과 트랜지스터의 드레쉬홀드 전압조정을 위한 선택마스크를 사용하여 이온주입 공정을 함을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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