KR890004420B1 - 반도체 바이 씨 모오스장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 바이 씨 모오스장치의 제조방법
제1도는 본 발명에 따른 바이 씨 모오스의 평면도.
제2도는 내지 제11도는 제1도의 A-A에서의 본 발명에 따른 제조공정의 단면도.
본 발명은 반도체장치의 제조방법에 관한 것으로 특히 단결정 실리콘 반도체기판상에 바이폴라 트랜지스터 와 N채널 및 P채널 MOS전계효과 트랜지스터들로 구성되는 씨 모오스(CMOS)트랜지스터를 구비하는 반도체장치를 제조하는 방법에 관한 것이다.
반도체 기판상에 바이폴라 트랜지스터와 씨 모오스 트랜지스터가 제조된 반도체장치를 일반적으로 바이 씨 모오스(BICMOS)라 부른다.
단결정 실리콘 반도체기판상에 바이 씨 모오스를 제조하는 방법으로는 미합중국 특허번호 제4,503,603호에 기재된 방법이 있다.
이 종래의 제조방법은 제1도전형의 반도체 기판 표면에 바이폴라 트랜지스터와 P채널 MOS전계효과 트랜지스터를 형성하기 위한 상기 제1도전형과 반대가 되는 제2도전형의 기판영역(또는 웰영역)을 형성하고 그후 상기 반도체기판 표면 전체에 얇은 산화막의 제1절연층과 제2상부 질화막 층으로된 마스킹층을 형성하고 상기 질화막층과의 조합에 의해 상기 제1절연층의 일부가 전 제조 공정을 통해 남아있게 하여 상기 전계효과 트랜지스터들의 게이트 산화막층으로 사용이 되게 하는 공정이다.
따라서 이와같은 종래의 제조공정에 있어서는 상기 제1도전형의 반도체기판 표면에 상기 제2도전형의 기판영역(또는 웰영역)들을 형성하기 위한 제1마스크공정과, 상기 기판영역들의 형성후 상기 반도체 기판 표면전체에 상기 마스킹층을 형성하고 바이폴라 트랜지스터의 에미터영역과 콜FOR터 접속영역 및 P채널 MOS전계효과 트랜지스터의 게이트영역과 이 게이트영역과 인접한 소오스 및 드레인영역의 일부분과 상기 PC채널 MOS전계효과 트랜지스터가 형성되는 기판영역의 백 바이어스를 공급하기 위해 형성될 접속영역 및 N채널 전계효과 트랜지스터와 형성될 상기 제1도전형의 반도체기판의 표면영역 상부의 마스킹층을 남기는 제2마스크공정과, 바이폴라 트랜지스터의 베이스영역과 P채널 MOS전계효과 트랜지스터의 소오스 및 드레인영역과 제1도전형의 반도체기판에 접속영역을 형성하기 위해 이온주입에 대한 마스크작용을 하는 제3마스크공정과, 바이폴라 트랜지스터의 콜렉터영역과 에미터영역 및 P채널 MOS전계효과 트랜지스터의 기판영역과의 접속영역 및 N채널 MOS전계효과 트랜지스터의 소오스 및 드레인영역을 형성하기 위해 이온주입에 대한 마스크작용을 하는 제4마스크공정과, N채널 MOS전계효과 트랜지스터의 채널형성을 위한 게이트영역에 인접한 소오스 및 드레인영역의 이온주입을 위한 제5마스크공정과, 통상 2개의 마스크공정으로 이루어지는 전극 및 도선형성을 위한 마스크공정과, 반도체기판 표면을 보호하기 위한 패시베이숀(Passivation)층 형성후 패드와 도선용접을 위한 마스크공정을 포함하여 총 8개의 마스크공정이 필요하게 된다.
따라서 상기와 같은 종래의 바이 씨 모오스 제조방법에서는 (1) 씨 모오스 전계효과 트랜지스터의 게이트 절연막이 산화공정에 대한 보호마스크로 사용되는 제2상부 질화막층의 보호에 의한 제1절연층이 되기 때문에 연속되는 에칭공정과 산화공정에 의해 게이트 절연물내의 불순물 분포가 불균일하여 드레쉬홀드 전압의 불안정화가 일어나는 문제점이 있다. (2) 또한 종래의 제조방법은 바이폴라 트랜지스터의 제조공정 조건에 의해 MOS전계효과 트랜지스터들의 전기적 특성이 결정되므로 모오스 트랜지스터들의 특성조절에 불리한 점이 있었다. (3) 또한 종래의 바이 씨 모오스 제조방법에 있어 PMOS전계효과 트랜지스터와 NMOS전계효과 트랜지스터의 드레쉬홀드 전압을 조정하기 위한 이온주입공정을 추가하게 된다면 PMOS FET와 NMOS FET의 게이트를 이온주입으로 부터 선택적으로 각각 보호하기 위한 마스크공정 2개가 추가되어 총 10개의 마스크공정이 필요하게되므로 다수의 마스크공정이 필요하게 되는 불리한 점이 있게된다.
따라서 본 발명의 목적은 씨 모오스 전계효과 트랜지스터의 게이트 절연물을 양질의 산화막으로 형성하여 안정된 모오스 전계효과 트랜지스터의 특성을 얻을 수 있는 바이 씨 모오스 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 씨 모오스 전계효과 트랜지스터의 드레쉬홀드 전압조정이 용이한 바이 씨 모오스 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 마스크 사용의 수를 최소한으로 하여 바이 씨 모오스를 경제적으로 제조할수 있는 방법을 제공함에 있다.
이하 본 발명에 따른 첨부도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 바이 모오스 평면도를 나타낸 도면이다.
출발물질은 P형 단결정 실리콘 웨이퍼로써 이 실리콘 웨이퍼는 비저항이 1-20π-Cm이고 결정면은<111>이다.
제1도의 평면도는 상기 실리콘 웨이퍼상에 NPN트랜지스터와 PMOS전계효과 트랜지스터(FET) 및 NMOS FET가 제조된 일부분의 평면도를 나타낸 도면임을 유의하여야 한다.
제1도의 도면중 P형 단결정 실리콘기판(1)상에는 NPN트랜지가 형성될 웰인 N형 제1기판영역(8)과 NMOS FET가 형성될 상기 기판(1)상의 영역(21)과 PMOS FET가 형성될 웰인 N형 제2기판영역(9)이 있게된다.
또한 상기 기판(1)의 표면부(400)의 외측에는 상기 소자들간의 채널형성을 방지하기 위한 P+의 채널스토퍼영역(24)이 있게되며 개구(410)는 상기 채널스토퍼영역(24)과 저항접속을 위한 접속부이다.
상기 제1기판영역(8)은 상기 NPN트랜지스터의 콜랙터 형성영역이며 이 기판영역(8)내에는 콜랙터 접속영역(52)과 베이스영역(30) 및 에미터영역(50)이 형성된다. 콜랙터 접속영역(52)은 상기 기판영역(8)내의 표면에 소정깊이로 상기 베이스영역(30)의 주변을 이격하여 둘러쌓고 있다.
또한 베이스영역(30)내에는 N+의 에미터영역(50)이 형성되어 있다. 또한 개구들(300)(302)(304)는 각각 콜랙터, 베이스 및 에미터와 접속을 위한 접속 개구들이다.
또한 NMOS FET가 형성될 영역(21)내에는 소오스영역(54)과 드레인영역(56)사이의 표면 상부에는 게이트 절연막(46)이 형성되며 개구(310)과 (312)는 각각 상기 소오스영역(54) 및 드레인 영역(56)과 접속을 위한 개구이다.
또한 PMOS FET가 형성될 제2기판영역(9)내에는 상기 제2기판영역(9)에 바이어스를 걸기 위한 N+의 접속영역(58)이 기판표면에서 P+의 소오스영역(26) 및 P+의 드레인영역(28)을 주변으로 이격하여 둘러쌓고 있다.
또한 상기 이격된 소오스영역(26)과 드레인영역(28)의 사이의 상부에는 게이트절연막(48)이 형성되어 있다.
또한 상기 접속영역(58)과 소오스영역(26) 및 드레인영역(28)의 표면에는 각각 상기 영역들과 접속을 위한 개구들(320)(322) 및 (324)가 형성되어 있다.
제2도 내지 제11도는 제1도의 평면도중 A-A에서의 단면을 제조공정에 따른 순서로 나타낸 단면도이다.
이하 본 발명에 따른 바이 씨 모오스의 제조공정을 상세히 설명한다.
제2도에 나타낸 바와같이 상기 P형 단결정 실리콘기판(1)을 통상의 산화처리 공정에 의해 상기 기판(1) 전면에 마스킹을 위한 실리콘 산화막층(2)을 통상의 방법에 의해 형성한후 상기 산화막층(2) 상부에 포토레지스트(5)를 도포하고 NPN트랜지스터와 PMOS FET의 기판영역(또는 웰)들을 형성하기 위한 개구들(3)(4)를 통상의 사진식각 방법에 의해 형성하고 인을 고에너지로 도우즈를 1012-1014ions/Cm2로 이온주입을 하므로써 N형 주입영역(6)(7)을 형성한다.
그후 상기 인의 이온주입시 마스크로 사용된 포토레지스트층(5)을 제거한후 약 1200℃의 질소분위기 내에서 상기 N형 주입영역(6)(7)을 활성화하고 확산시켜 깊이 약 2.5μ의 N형 제1기판영역(8)과 N형 제2기판영역(9)을 형성한다.
그 다음 상기 기판(1)상의 산화막층(2)을 모두 제거한후 제3도에 나타낸 바와같이 상기 기판(1)의 표면상에 얇은 산화막층(10)을 형성한다. 상기 산화막층(10)의 상부에는 통상의 저압 CVD(Low Pressure Chemical Vapor Deposition)방법에 의해 질화막 Si3N4층(11)을 얇게 형성한다.
상기 산화막층(10)과 질화막층(11)으로 구성되는 마스터킹층은 이후의 산화공정에 대해 상기 마스킹층 하부의 기판(1) 표면의 실리콘의 산화를 방지하는 역활을 한다.
상기 마스킹층(10)(11)의 상부에는 통상의 포토레지스트 방법에 의해 제2의 포토레지스트 마스크(12)가 상기 질화막층(11)의 상부에 도포된다.
상기 마스크(12)는 NPN트랜지스터가 형성될 제1기판영역(8)의 콜랙터영역 부분(100)과 에미터영역 부분(102)을 덮고 있고 또한 N채널 FET가 형성될 부분의 소오스와 드레인영역 부분(104)(106) 및 백바이어스 접속영역부분(108) 및 P채널 FET가 형성될 제2기판(9)의 접속영역 부분(110)을 덮고 있다.
상기 제2마스크(12)를 에칭 마스크로 하여 마스크 되지 않은 노출된 질화막층(11)을 에칭을 한후 상기 제2마스크(12)들을 제거하고 제3사진식각 작업을 위한 제2산화막층(14)을 제4도와 같이 형성한다.
이때의 산화공정에 있어서는 마스킹층(10)(11)의 하부의 실리콘기판 표면으로 산화막은 성장되지 않고 상기 마스킹층(10)(11)이 도포되지 않은 영역의 실리콘기판과 외측으로 산화막이 성장하게 된다.
상기의 산화막형성후 NPN트랜지스터의 베이스영역 부분(112)의 상부와 P채널 모오스 FET의 소오스 및 드레인영역 부분(114)(116)의 상부 및 채널스토퍼를 형성할 부분(118)을 제외한 부분에 제4도에 도시한 바와같이 제3포토레지스트 마스크(16)을 도포한다.
상기 제3마스크(16)을 산화막 에칭 마스크로 하여 제2산화막층(14)을 에칭하여 기판(1) 표면과 제1및 제2기판영역(8)(9)의 표면이 노출하도록 한다. 그후 상기 제3마스크(16)와 제2산화막층(14)과 마스킹층(10)(11)을 이온주입에 대해서 이온주입을 방지하는 마스크로 사용하여 보론의 이온주입을 한다. 이 보론의 이온주입은 서로 다른 에너지에서 2번에 걸쳐 이온을 주입한다.
첫번째 이온주입은 에너지 100kev이하로 하고 도우즈를 고농도로 이온주입을 하며 두번째의 이온주입은 상기 산화막층(10) 및 질화막층(11)이 통과될수 있는 정도의 고에너지로 도우즈 2×1012-5×1013ions/Cm2보론의 이온주입을 하여 접합길이가 0.5nm정도가 되도록 한다.
상기 보론의 이온주입 수순은 반대로 할수도 있다. 비교적 적은 에너지에서의 이온주입은 제3마스크가 형서되지 않은 상기 NPN트랜지스터의 에미터영역 부분(102) 상부의 마스킹층(10)(11)을 뚫고 들어 가지 못하고 높은 에너지에서의 이온주입은 상기 마스킹층(10)(11)을 뚫고 이온주입이 되며 에미터영역 하부의 베이스영역의 보론의 농도가 조정되도록 상기 에너지가 조정될수 있다.
따라서 제5도와 같은 낮은 에너지에서 주입한 고농도의 P+영역(18)과 고에너지에서 주입한 저농도의 P영역(20)이 형성된다. 그후 프라즈마 에칭방법을 사용하여 제3마스크(16)를 제거한후 제6도와 같이 통상의 방법에 의해 마스킹층(10)(11)을 산화방지 마스크로하여 산화공정을 하면 제3산화막층(22)이 상기 에칭에 의해 노출된 실리콘 표면에 형성되며, 제5도의 제2산화막층(14)도 소정의 두께로 성장한 산화막층(14a)로 형성된다.
이때 제5도에서 보론 이온주입한 고농도 P+영역(18)과 저농도의 P영역(20)은 활성화되어 제6도와 같이 소자들간의 채널형성을 방지하며 NPN트랜지스터와 N채널 및 P채널 FET소자들을 둘러쌓는 고농도 P+의 채널방지 영역(24)이 형성되고 P채널 FET의 소오스 및 드레인영역(26)(28)이 상기 제2기판영역(9)내에 형성되며 또한 제1기판영역(8)에는 활성화된 베이스영역(30)이 형성된다.
상기 베이스영역(30)중 에미터영역(102)의 외측은 상기 에미터영역(102)의 베이스층 깊이보다 깊고 농도 또한 에미터영역(102)의 농도보다 고농도가 되어 베이스 저항을 줄이고 NPN트랜지스터의 전기적 특성을 향상시킬수 있게됨을 쉽게 이해할수 있을 것이다.
그후 마스크의 사용없이 통상의 질하막 에칭방법을 사용하여 질화막층(11)을 제거한후 얇은 산화막층(10)을 마스크의 사용없이 HF용액으로 에칭하여 제5도의 마스킹층(10)(11) 하부의 제1및 제2기판영역(8)(9)과 기판(1)의 표면의 노출되게 한다. (제7도) 그러면 제6도의 제2산화막층(14a)과 제3산화막층(22)는 상기 제1산화막층(10)의 두께만큼 에칭된 새로운 산화막층(14b)(22a)이 된다.
그후 제7도에 나타낸 바와같이 상기 새로운 산화막층(14b)(22a)을 이온주입의 마스크로 사용하여 비소이온을 도우즈 1015-1016ions/Cm2로 하여 주입을 하면 NPN트랜지스터의 제1기판영역의 콜랙터영역 부분(100)과 에미터영역 부분(102) 및 N채널 FET의 소오스와 드레인영역 부분(104)(106) 및 P채널 FET의 제2기판영역의 접속영역부분(108)에 비소의 이온주입층(32)이 깊이 0.3nm정도로 형성되며, 고에미터효율과 저소옴익저항을 얻을 수 있다.
상기 비소의 이온주입후 제7도의 기판(1) 표면전면에 제8도와 같이 공지의 CVD방법으로 산화막층(36)을 도포하고 이 산화막층(36)의 상부에 공지의 LPCVD방법으로 질화막층(38)을 도포한후 이 질화막층(38)의 상부에 포토레지스트를 도포하여 공지의 사진식각 방법으로 N채널 FET와 P채널 FET의 게이트절연막을 형성하기 위한 개구들(42)(44)을 제4포토레지스트 마스크(40)을 에칭마스크로하여 기판(1) 표면의 실리콘이 노출될때까지 질화막과 산화막을 에칭해낸다.
그후 상기 제4포토레지스트 마스크(40)를 프라즈마로 에칭해내고 바이폴라 NPN의 에미터, 베이스와 얕은 접합 깊이를 유지하기 위하여 약 850℃의 온도에서 수소개스와 산소개스의 파이로 제닉 산화공정을 수행하므로써 약 400Å의 게이트산화막(46)(48)을 형성한다. 이때 바이폴라 NPN의 에미터, 베이스 접합이 깊을때는 게이트산화막(46)(48)을 통상의 방법에 의해 건식산화 공정으로 형성할 수도 있다.
여기서 질화막층(38)을 산화막층(36)의 상부에 도포하는 것은 상기 N채널 FET와 P채널 FET의 게이트 절연막을 형성하는 산화공정에서 상기 산화막층(36)과 NPN트랜지스터의 에미터영역(50)의 실리콘표면을 보호하여 산화막이 성장을 방지하기 위한 것으로써 NPN트랜지스터의 에미터영역의 깊이가 극히 얕은 고주파 트랜지스터 일때에 유용함은 쉽게 이해할수 있을 것이다.
그러나 상기 에미터영역의 깊이가 충분히 깊을때에는 상기 산화막층(36)의 상부에 질화막층(38)을 도포하지 않고 상기 산화막층(36)의 상부에 제4포토레지스트 마스크(40)를 형성하고, N채널 FET의 게이트절연막형성을 위한 개구(42)와 N채널 FET의 게이트절연막 형성을 위한 개구(44)를 형성할수 있음을 유의하여야 한다.
또한 상기의 게이트산화막(46)(48)들의 형성공정에 의해 제7도에서 형성된 비소 이온주입영역(32)의 활성화가 이루어지게 된다.
따라서 제8도와 같이 베이스영역(30)의 외측이 이격하여 둘러쌓여있고 제1기판 영역의 상부에 형성된 NPN트랜지스터 N+의 콜랙터 접속영역(52)과 N+의 에미터영역(50)과 N채널 FET의 소오스 및 드레인영역(54)(56) 및 P채널 FET의 제2기판영역(9)의 백 바이어스를 공급하기 위한 접속영역(58)가 형성된다.
상기 접속영역(58)은 P채널 FET의 소오스 및 드레인영역(26)(28)의 외측에 산화막층을 개재하여 상기 영역들(26)(28)을 둘러쌓고 있고 제2기판영역(9)의 표면에 형성되 있다.
전술한 게이트 산화막층들(46)(48)을 형성한후 필요에 따라 P채널 FET와 N채널 FET의 드레쉬홀드 전압을 조정하는 공정을 수행할수 있다. 즉 게이트 산화막층들(46)(48)을 형성한후 제8도와 같이 질화막층(38)을 이온주입 마스크로 하여 개구들(42)(44)을 통해 에너지 30kev에서 도우즈 약 1011ions/Cm2로 하여 보론 이온주입을 하고 제9도와 같이 N채널 FET영역의 상부 표면에 제5포토레지스트 마스크(60)를 형성하고 다시 보론 이온주입을 에너지 30kev에서 도우즈 약 1011ions/Cm2로 한다. 그후 제5포토레지스트 마스크(60)를 제거한후 상기 보론 이온주입에 대한 활성화를 함과 동시에 CVD산화막층(36)의 밀도를 높이기 위하여 열처리를 진행한다. 이때 열처리는 약 920℃의 질소 개스 분위기에스 약 120분간 열처리를 하는 것이다.
이와같이 하여 N채널 및 P채널 FET들의 드레쉬홀드 전압은 각각 +0.75볼트 및 -0.75볼트 조정이 되게 된다.
그후 제5포토레지스트 마스크(60)를 제거한후 기판전면에 포토레지스트를 도포한후 NPN트랜지스터의 콜랙터의 접속영역(52) 및 베이스영역(30) 및 에미터영역(50)과 N채널 FET의 소오스 및 드레인영역(54)(56)과 P채널 FET의 접속영역(58)과 소오스 및 드레인영역(26)(28)과 채널스토퍼영역(24)과 전극 접속을 위한 개구들을 제6포토레지스트 마스크(62)를 에칭마스크로하여 제10도와 같이 사진식각 방법에 의해 형성한다.
그후 상기 제6포토레지스트를 제거하고 알루미늄을 진공 증착하고 다시 사진식각 방법에 의해 전극을 형성하면 제10도와 같이 NPN트랜지스터의 콜랙터전극(64)과 베이스전극(66) 및 에미트전극(68)과 기판(1)에 백 바이어스를 공급하기 위한 전극(70)과 N채널 FET의 소오스전극(72)과 게이트전극(74)과 드레인전극(76) 및 P채널 FET의 제 2기판영역(9)의 백 바이어스를 공급하기 위한 전극(78)과 소오스전극(80)과 게이트전극(82)과 드레인전극(84)이 형성된다. 그후 상기 반도체장치를 보호하기 위한 PSG의 패시베이숀층(86)을 형성하면 제11도와 같이된다.
상술한 바와같이 본 발명에 의한 바이 씨 모오스의 제조방법은 전극형성을 위한 마스크공정과 패시베이숀층 형성후 도선용접을 위한 패드 노출을 위한 마스크공정을 포함하여 드레쉬홀드 전압 조정공정추가시 총 8개의 마스크공정이 있게 되어 종래의 마스크공정보다 최소화가 이룩되므로써 공수의 절감과 생산비의 절감을 가져올수 있게됨과 동시에 깨끗한 게이트 산화막의 형성을 할수 있어 드레쉬홀드 전압의 안정화를 이룰수 있는 이점을 갖게된다.

Claims (4)

  1. 제 2도전형의 바이폴라 트랜지스터가 형성될 제1기판영역과 상기 제1도전형의 채널을 갖는 제1모오스 전계효과 트랜지스터가 형성될 제2기판영역 및 제2도전형의 채널을 갖는 제2모오스 전계효과 트랜지스터가 형성될 상기 제1도전형의 실리콘기판상에 소정영역을 구비한 제1도전형의 단결정 실리콘기판상에 하기의 공정으로 바이 씨 모오스를 제조함을 특징으로 하는 방법.
    (a) 상기 제1도전형의 단결정 실리콘기판상에 제1산화막층과 제2상부 질화막층으로 구성된 마스킹층을 형성하는 공정.
    (b) 상기 바이폴라 트랜지스터의 콜랙터 접속영역과 에미터영역 및 상기 제1모오스 전계효과 트랜지스터의 소오스영역과 드레인영역 및 상기 제2모오스 전계효과 트랜지스터의 접속영역을 마스크 하기 위해 상기 마스킹층 상부에 마스크를 형성하는 공정.
    (c) 상기 마스크가 형성되지 않은 노출된 마스킹층 부분을 제거하는 공정.
    (d) 상기 마스킹층 상부의 마스크를 제거하는 공정.
    (e) 상기 노출된 제1기판영역 표면과 제2기판영역 표면 및 실리콘기판 표면상에 제2산화막층을 형성하는 공정.
    (f) 상기 바이폴라 트랜지스터의 베이스영역과 제1모오스 전계효과 트랜지스터의 소오스영역 및 드레인영역과 제1도전형의 기판상에 채널스토퍼 영역을 형성하기 위해 상기 제2산화막층 상부에 마스크를 형성하는 공정.
    (g) 상기 마스크되지 않은 노출된 부분의 제2산화막 층을 제거하는 공정.
    (h) 상기 마스크되지 않은 노출된 부분을 통해 상기 베이스영역과 소오스영역과 드레인영역 및 체널스토퍼영역을 형성하기 위한 이온주입을 하는 공정.
    (i) 상기 마스크를 제거하고 마스킹층을 갖지 않는 표면영역에 제3산화막층을 형성함과 동시에 상기 이온주입을 활성화하는 공정.
    (j) 트랜지스터의 콜랙터 접속영역부분과 에미터영역 부분 및 제1모오스 전계효과 트랜지스터의 접속영역부분 및 제2모오스 전계효과 트랜지스터의 소오스영역 부분 및 드레인영역 부분 상부의 마스킹층을 제거하고 이온주입을 하는 공정.
    (k) 기판 표면 전면에 산화막층을 형성하는 공정.
    (l) 제1및 제2모오스 전계효과 트랜지스터의 게이트산화막을 형성하기 위한 마스크를 형성하고 게이트 영역 상부의 산화막층을 제거하는 공정.
    (m) 상기 마스크를 제거하고 게이트산화막을 형성하는 공정.
    (n) 이온주입된 불순물들의 활성화와 상기 (k)공정에서 형성된 산화막의 밀도를 높이기 위한 열처리 공정.
    (o) 트랜지스터의 에미터영역과 베이스영역과 콜랙터접속영역 및 채널스토퍼영역과 제1및 제2모오스 전계효과 트랜지스터의 소오스 및 드레인영역과의 접속을 위한 개구들을 형성하는 공정.
    (p) 상기 개구들을 통해 도체층의 접속을 하는 공정.
    (q) 패시베이숀층을 상기 기판전면에 도포하고 도선용접을 위한 패드를 노출하는 공정.
  2. 제1항에 있어서, (k)의 공정후 질화막층을 상기 산화막층의 상부에 형성함을 특징으로 하는 방법.
  3. 제1항에 있어서, (m)의 공정후 드레쉬홀드 전압조정을 위한 이온주입공정을 함을 특징으로 하는 방법.
  4. 제3항에 있어서, 이온주입공정이 N모오스 전계효과 트랜지스터의 드레쉬홀드 전압을 조절하기 위한 공정이며, 상기 이온주입공정후 P모오스 전계효과 트랜지스터의 드레쉬홀드 전압조정을 위한 선택마스크를 사용하여 이온주입 공정을 함을 특징으로 하는 방법.
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