JPH0638473B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0638473B2 JPH0638473B2 JP63276321A JP27632188A JPH0638473B2 JP H0638473 B2 JPH0638473 B2 JP H0638473B2 JP 63276321 A JP63276321 A JP 63276321A JP 27632188 A JP27632188 A JP 27632188A JP H0638473 B2 JPH0638473 B2 JP H0638473B2
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体装置の製造方法に関するもので、特に単
結晶シリコン半導体基板上にバイポーラトランジスタと
CMOSトランジスタと MOSキャパシタと抵抗を具備する半
導体装置の製造方法に関するものである。
結晶シリコン半導体基板上にバイポーラトランジスタと
CMOSトランジスタと MOSキャパシタと抵抗を具備する半
導体装置の製造方法に関するものである。
＜従来の技術と解決しようとする課題＞ 半導体の基板上にバイポーラトランジスタとCMOSトラン
ジスタが製造された半導体装置を一般にbi-CMOS とい
う。
ジスタが製造された半導体装置を一般にbi-CMOS とい
う。
従来、VLSI級のbi-CMOS 技術は高性能メモリや高性能ロ
ジックのみを目差して開発されてきたので、高収集度、
高速ロジックの用途に主に適合した。従来、高性能メモ
リ及び高速、低電力、高密度のロジックのみのための b
i-CMOS技術は1986年２月に発行されたISSCC Digest of
Technical Papersの 212頁及び1986年５月に発行された
CICC Tech, Dig. 63頁に開示されたことがある。
ジックのみを目差して開発されてきたので、高収集度、
高速ロジックの用途に主に適合した。従来、高性能メモ
リ及び高速、低電力、高密度のロジックのみのための b
i-CMOS技術は1986年２月に発行されたISSCC Digest of
Technical Papersの 212頁及び1986年５月に発行された
CICC Tech, Dig. 63頁に開示されたことがある。
しかしながらこのような従来技術によって高性能ディジ
タル及びアナログVLSI機能を同一のチップ上に具現しよ
うとしても、精密なアナログ機能及び高速、高集積ディ
ジタル機能を具現するための MOS素子、バイポーラ素
子、抵抗、キャパシタ等が提供されていないとか、上記
各素子の性能とか構成の合理性が最適な状態で具備され
ていないので性能及び応用分野が制限されていた。
タル及びアナログVLSI機能を同一のチップ上に具現しよ
うとしても、精密なアナログ機能及び高速、高集積ディ
ジタル機能を具現するための MOS素子、バイポーラ素
子、抵抗、キャパシタ等が提供されていないとか、上記
各素子の性能とか構成の合理性が最適な状態で具備され
ていないので性能及び応用分野が制限されていた。
又他の従来技術によると、素子の高速化のために複雑な
自己整合のバイポーラ構造を導入した従来の bi-CMOS装
置の構造は大変複雑になるため量産性と費用面において
適合しなかった。従って従来の bi-CMOS装置の製造工程
においては非自己整合の構造を使用したので性能には限
界があったのである。1981年９月に発行されたIEEE,Vo
l.EDL-28,No9,の1010〜1013頁に開示されたような従来
のバイポーラ構造においては、その構造の大きさを小さ
くする場合に素子の大きさの縮小(Scaling Down)に問題
があった。
自己整合のバイポーラ構造を導入した従来の bi-CMOS装
置の構造は大変複雑になるため量産性と費用面において
適合しなかった。従って従来の bi-CMOS装置の製造工程
においては非自己整合の構造を使用したので性能には限
界があったのである。1981年９月に発行されたIEEE,Vo
l.EDL-28,No9,の1010〜1013頁に開示されたような従来
のバイポーラ構造においては、その構造の大きさを小さ
くする場合に素子の大きさの縮小(Scaling Down)に問題
があった。
又、1987年８月に発行されたIEEE，Vol.EDL-8,NO.8, の
338 〜 340頁に開示されたような自己整合バイポーラの
技術においては、素子の大きさの微細化における難点を
解決しようとする方法が提案されたが、その工程は比較
的複雑であった。
338 〜 340頁に開示されたような自己整合バイポーラの
技術においては、素子の大きさの微細化における難点を
解決しようとする方法が提案されたが、その工程は比較
的複雑であった。
更に、L.Blossfeld による米国の特許番号第4503603 号
に開示されたような従来技術はベース領域に２回のイオ
ン注入をし、選択的な酸化(LocalOxidation)をした後に
エミッタ領域を形成して自己整合バイポーラ構造を造る
が多数の熱処理工程が必要とされ、高速、高集積バイポ
ーラトランジスタの形成のための活性ベース層の浅い接
合深さ(Shallow Junction Depth)をコントロールするこ
とが難しいので、高性能の bi-CMOS装置の製造工程に利
用するには問題があった。
に開示されたような従来技術はベース領域に２回のイオ
ン注入をし、選択的な酸化(LocalOxidation)をした後に
エミッタ領域を形成して自己整合バイポーラ構造を造る
が多数の熱処理工程が必要とされ、高速、高集積バイポ
ーラトランジスタの形成のための活性ベース層の浅い接
合深さ(Shallow Junction Depth)をコントロールするこ
とが難しいので、高性能の bi-CMOS装置の製造工程に利
用するには問題があった。
従って本発明の目的は、高集積、高性能 MOSトランジス
タの製造と同時に高負荷駆動力及び高性能のマッチング
特性が優れた高集積度を持ち、自己整合されたエミッタ
接続型のバイポーラトランジスタと低電流において高速
特性と高集積度を持ち、自己整合された高結晶シリコン
エミッタ接続型のバイポーラトランジスタを形成させ、
高集積、高速ディジタル及び精密アナログに使用するこ
とができる bi-CMOS半導体装置を最小限の工程で最大限
の性能を得ることができる半導体装置の製造方法を提供
することにある。
タの製造と同時に高負荷駆動力及び高性能のマッチング
特性が優れた高集積度を持ち、自己整合されたエミッタ
接続型のバイポーラトランジスタと低電流において高速
特性と高集積度を持ち、自己整合された高結晶シリコン
エミッタ接続型のバイポーラトランジスタを形成させ、
高集積、高速ディジタル及び精密アナログに使用するこ
とができる bi-CMOS半導体装置を最小限の工程で最大限
の性能を得ることができる半導体装置の製造方法を提供
することにある。
本発明の又他の目的は、 MOSキャパシタ及び抵抗を MOS
トランジスタ及びバイポーラトランジスタと同一チップ
に簡単な工程で形成することができ、これらの連結が容
易であり、最小限の工程で最大限に高性能な素子を得る
ことができる半導体装置の製造方法を提供することにあ
る。
トランジスタ及びバイポーラトランジスタと同一チップ
に簡単な工程で形成することができ、これらの連結が容
易であり、最小限の工程で最大限に高性能な素子を得る
ことができる半導体装置の製造方法を提供することにあ
る。
本発明の更に又他の目的は、工程の単純性及び素子の高
性能を追求しながら微細化された工程技術に適応するこ
とができ半導体装置の製造方法を提供することにある。
性能を追求しながら微細化された工程技術に適応するこ
とができ半導体装置の製造方法を提供することにある。
＜実施例＞ 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第１図 (A-1)〜(P-1) 及び (A-2)〜(P-2) は各々本発明
に係る半導体装置の製造方法により製造される bi-CMOS
装置の製造工程を順に示した断面図である。
に係る半導体装置の製造方法により製造される bi-CMOS
装置の製造工程を順に示した断面図である。
第１図 (A-1)〜(P-1) は各々 bi-CMOS装置の一つの側端
である能動素子部分の製造工程を示す。この製造工程は
PMOSトランジスタと、LDD(Lightly Doped Drain)構造の
NMOSトランジスタと、高負荷駆動力及び高性能のマッチ
ング特性がすぐれた高集積度を持つ自己整合された金属
エミッタ接続型のバイポーラトランジスタと、低電流か
ら高速特性を持ち、高集積度を持つ自己整合された多結
晶シリコンエミッタ接続型のバイポーラトランジスタを
形成する製造工程を示している。
である能動素子部分の製造工程を示す。この製造工程は
PMOSトランジスタと、LDD(Lightly Doped Drain)構造の
NMOSトランジスタと、高負荷駆動力及び高性能のマッチ
ング特性がすぐれた高集積度を持つ自己整合された金属
エミッタ接続型のバイポーラトランジスタと、低電流か
ら高速特性を持ち、高集積度を持つ自己整合された多結
晶シリコンエミッタ接続型のバイポーラトランジスタを
形成する製造工程を示している。
多結晶シリコンエミッタ接続型のバイポーラ素子の単結
晶エミッタ領域と多結晶シリコン領域との間に界面(Int
erface) が素子の特性及び回路の特性に及ぼす影響に対
しては、1986年５月に発行のSymp.VSLI Technology, Di
g.Tech.Papers 47〜48頁及び1987年６月に発行されたIE
EE,ED7-34,No.6,の1346〜1353頁に開示されたことがあ
る。
晶エミッタ領域と多結晶シリコン領域との間に界面(Int
erface) が素子の特性及び回路の特性に及ぼす影響に対
しては、1986年５月に発行のSymp.VSLI Technology, Di
g.Tech.Papers 47〜48頁及び1987年６月に発行されたIE
EE,ED7-34,No.6,の1346〜1353頁に開示されたことがあ
る。
第１図 (A-2)〜(P-2) は各々bi-CMOS の他の側端である
受動素子部分の製造工程を示す。この製造工程は、キャ
パシタと抵抗領域及び第１多結晶シリコンと第２多結晶
シリコンの連結領域等を形成する製造工程を示してい
る。
受動素子部分の製造工程を示す。この製造工程は、キャ
パシタと抵抗領域及び第１多結晶シリコンと第２多結晶
シリコンの連結領域等を形成する製造工程を示してい
る。
したがって第１図 (A-1)〜(P-1) および第１図 (A-2)〜
(P-2) は、各々同一基板上での同一工程を示しているこ
とに留意しなければならない。
(P-2) は、各々同一基板上での同一工程を示しているこ
とに留意しなければならない。
出発物質は結晶方向が、＜１００＞方向であり比抵抗が
２〜20Ω・cm程度の「第１導電型のシリコン基板」とし
てのＰ型単結晶シリコン基板（以下、基板）１である。
２〜20Ω・cm程度の「第１導電型のシリコン基板」とし
てのＰ型単結晶シリコン基板（以下、基板）１である。
先ず、基板１上にマスキングのための酸化膜層２を形成
した後上部に感光物質を塗布し、通常の写真蝕刻方法に
よって「第１MOS 電界効果トランジスタ」としてのPMOS
トランジスタが形成される第１基板領域（又はウェル）
６と、「第１及び第２バイポーラトランジスタ」として
の多結晶シリコンエミッタ接続型の NPNトランジスタと
金属エミッタ接続型の NPNトランジスタが形成される第
３及び第４基板領域（又はコレクタ領域）７、８を形成
するための窓３、４、５を各々形成し、燐（Ｐ）等の５
価不純物を160KeV程度の高エネルギーにて線料 （Dos
e）1012〜1014ions／cm2程度でイオン注入する。
した後上部に感光物質を塗布し、通常の写真蝕刻方法に
よって「第１MOS 電界効果トランジスタ」としてのPMOS
トランジスタが形成される第１基板領域（又はウェル）
６と、「第１及び第２バイポーラトランジスタ」として
の多結晶シリコンエミッタ接続型の NPNトランジスタと
金属エミッタ接続型の NPNトランジスタが形成される第
３及び第４基板領域（又はコレクタ領域）７、８を形成
するための窓３、４、５を各々形成し、燐（Ｐ）等の５
価不純物を160KeV程度の高エネルギーにて線料 （Dos
e）1012〜1014ions／cm2程度でイオン注入する。
その後上記イオン注入時にマクスとして使用された感光
物質を除去し、1000℃〜1200℃の酸素及び窒素雰囲気内
でイオン注入された不純物を活性化して拡散させ、深さ
が約2.5 μｍのＮ型の第１基板領域６、Ｎ型の第３基板
領域７、Ｎ型の第４基板領域８を第１図(A-1) のように
形成する。
物質を除去し、1000℃〜1200℃の酸素及び窒素雰囲気内
でイオン注入された不純物を活性化して拡散させ、深さ
が約2.5 μｍのＮ型の第１基板領域６、Ｎ型の第３基板
領域７、Ｎ型の第４基板領域８を第１図(A-1) のように
形成する。
その後、基板１の上部の酸化膜層２を全て除去し、基板
表面の全面に厚さ 500Å程度の酸化膜層９を形成する。
酸化膜層９の上部には通常の低圧CVD(Low Pressure Che
mical Vapor Deposition) 方法で Si3N4の窒化膜層１０
を厚さ1500Å程度で形成する。この酸化膜層９と窒化膜
層１０とから構成されるマスキング層は以後の酸化工程
においてマスキング層の下部にある基板１の表面のシリ
コンが酸化されることを防止する役割をする。
表面の全面に厚さ 500Å程度の酸化膜層９を形成する。
酸化膜層９の上部には通常の低圧CVD(Low Pressure Che
mical Vapor Deposition) 方法で Si3N4の窒化膜層１０
を厚さ1500Å程度で形成する。この酸化膜層９と窒化膜
層１０とから構成されるマスキング層は以後の酸化工程
においてマスキング層の下部にある基板１の表面のシリ
コンが酸化されることを防止する役割をする。
その後、素子分離用の酸化膜層１１が形成される領域の
窒化膜層１０を通常の写真蝕刻方法で除去して第１基板
領域６と第３基板領域７及び第４基板領域８の上部に感
光物質のイオン注入マスクを形成する。
窒化膜層１０を通常の写真蝕刻方法で除去して第１基板
領域６と第３基板領域７及び第４基板領域８の上部に感
光物質のイオン注入マスクを形成する。
その後、素子間の電気的な隔離のために第１、第３及び
第４基板領域６、７、８以外の窒化膜層１０が除去され
た領域に硼素等の３価不純物の元素を 30KeV程度のエネ
ルギーで線量1012〜1014ions／cm2にてイオン注入す
る。その後上記感光物質を除去して通常の熱処理工程に
より第１図(B-1) 及び (B-2)のように素子分離用の酸化
膜層１１を形成する。この時、酸化工程においては酸化
膜層９と窒化膜層１０とから構成されるマスキング層の
下部のシリコン基板の表面に酸化膜は成長せずに上記マ
スシング層に保護されていない領域のシリコン基板に酸
化膜が成長する。
第４基板領域６、７、８以外の窒化膜層１０が除去され
た領域に硼素等の３価不純物の元素を 30KeV程度のエネ
ルギーで線量1012〜1014ions／cm2にてイオン注入す
る。その後上記感光物質を除去して通常の熱処理工程に
より第１図(B-1) 及び (B-2)のように素子分離用の酸化
膜層１１を形成する。この時、酸化工程においては酸化
膜層９と窒化膜層１０とから構成されるマスキング層の
下部のシリコン基板の表面に酸化膜は成長せずに上記マ
スシング層に保護されていない領域のシリコン基板に酸
化膜が成長する。
又、上記注入された硼素等の３価イオンが活性化されて
第１図(B-1) 及び(B-2) のように素子間のチャネルの形
成を防止する高濃度のＰ型のチャネルストッパ領域１２
が形成される。
第１図(B-1) 及び(B-2) のように素子間のチャネルの形
成を防止する高濃度のＰ型のチャネルストッパ領域１２
が形成される。
上記のように素子分離用の酸化膜層１１を成長させてか
らマスクの使用なしに通常の窒化膜のエッチング方法を
使用して窒化膜層１０を除去し、基板の表面を精製する
ために熱処理犠牲酸化工程を行い 550Å程度の犠牲酸化
膜層を形成する。
らマスクの使用なしに通常の窒化膜のエッチング方法を
使用して窒化膜層１０を除去し、基板の表面を精製する
ために熱処理犠牲酸化工程を行い 550Å程度の犠牲酸化
膜層を形成する。
その後、受動素子である「キャパシタ」としての MOSキ
ャパシタの形成のために MOSキャパシタ部位１０１を除
外した残りの基板領域に感光物質を形成し、この感光物
質をイオン注入マスクにして砒素等の５価不純物の元素
を線量1015〜1016ions／cm2程度でイオン注入した後感
光物質を除去する。
ャパシタの形成のために MOSキャパシタ部位１０１を除
外した残りの基板領域に感光物質を形成し、この感光物
質をイオン注入マスクにして砒素等の５価不純物の元素
を線量1015〜1016ions／cm2程度でイオン注入した後感
光物質を除去する。
その後、基板上部の犠牲酸化膜層をマスクの使用なしに
エッチングして出す。すると素子分離用の酸化膜層１１
は犠牲酸化膜層の厚さだけエッチングされて新たな酸化
膜層になり、素子分離用の酸化膜層１１が形成されてい
ない残りの部分の基板は露出される。
エッチングして出す。すると素子分離用の酸化膜層１１
は犠牲酸化膜層の厚さだけエッチングされて新たな酸化
膜層になり、素子分離用の酸化膜層１１が形成されてい
ない残りの部分の基板は露出される。
その後、露出された基板に更に MOSトランジスタの「ゲ
ート酸化膜層」としてのゲート絶縁膜及びキャパシタの
誘電体層を形成するための酸化膜層１３を 200〜 500Å
程度の厚さで通常の熱処理酸化方法により第１図(C-1)
及び (C-2)のように形成する。この時、上記で MOSキャ
パシタ部位１０１にイオン注入された砒素等の５価イオ
ンは活性化されて第１図(C-2) に図示したように MOSキ
ャパシタの「下部電極」としての電極領域１４を形成す
る。
ート酸化膜層」としてのゲート絶縁膜及びキャパシタの
誘電体層を形成するための酸化膜層１３を 200〜 500Å
程度の厚さで通常の熱処理酸化方法により第１図(C-1)
及び (C-2)のように形成する。この時、上記で MOSキャ
パシタ部位１０１にイオン注入された砒素等の５価イオ
ンは活性化されて第１図(C-2) に図示したように MOSキ
ャパシタの「下部電極」としての電極領域１４を形成す
る。
その後、NMOSトランジスタとPMOSトランジスタのしきい
値電圧を０．８ボルト程度に調節するために第１図(C-
1) 及び (C-2)のようにシリコン基板の全面に硼素等の
３価不純物の元素を30KeV 程度の低エネルギーにて線量
1011〜1013ions／cm2程度でイオン注入する。
値電圧を０．８ボルト程度に調節するために第１図(C-
1) 及び (C-2)のようにシリコン基板の全面に硼素等の
３価不純物の元素を30KeV 程度の低エネルギーにて線量
1011〜1013ions／cm2程度でイオン注入する。
その後、 MOSトランジスタのゲート電極物質と連結素子
物質、そしてキャパシタの誘電体の上部に一定の面積を
持つ「上部電極」としての電極板の物質として利用され
る第１多結晶シリコン層１５を厚さ4000Å程度で通常の
低圧CVD 方法によってシリコンの全表面に形成させた
後、第１多結晶シリコン層１５の抵抗を低くするために
通常の方法によって燐等の５価不純物の元素を浸透させ
る。例えば、 900℃でＰＯＣｌ３を使用して第１多結晶
シリコン層１５の抵抗を２０Ω／□程度になるようにす
る。
物質、そしてキャパシタの誘電体の上部に一定の面積を
持つ「上部電極」としての電極板の物質として利用され
る第１多結晶シリコン層１５を厚さ4000Å程度で通常の
低圧CVD 方法によってシリコンの全表面に形成させた
後、第１多結晶シリコン層１５の抵抗を低くするために
通常の方法によって燐等の５価不純物の元素を浸透させ
る。例えば、 900℃でＰＯＣｌ３を使用して第１多結晶
シリコン層１５の抵抗を２０Ω／□程度になるようにす
る。
その後、第１(D-1) 及び (D-2)に示したようにPMOSト
ランジスタのゲートである多結晶シリコン領域１０５、
NMOSトランジスタのゲートである多結晶シリコン領域１
０６、キャパシタ誘電体層の上部の電極板領域の多結晶
シリコン領域１０７、連結素子領域の多結晶シリコン領
域、即ち以後の工程で第２多結晶シリコンと接続する部
位の第１多結晶シリコン領域１０８を形成させるために
上記各領域の上部に感光物質１６を塗布し、残りの領域
の第１多結晶シリコンを通常の蝕刻方法で除去した後上
記の感光物質１６を除去する。
ランジスタのゲートである多結晶シリコン領域１０５、
NMOSトランジスタのゲートである多結晶シリコン領域１
０６、キャパシタ誘電体層の上部の電極板領域の多結晶
シリコン領域１０７、連結素子領域の多結晶シリコン領
域、即ち以後の工程で第２多結晶シリコンと接続する部
位の第１多結晶シリコン領域１０８を形成させるために
上記各領域の上部に感光物質１６を塗布し、残りの領域
の第１多結晶シリコンを通常の蝕刻方法で除去した後上
記の感光物質１６を除去する。
その後、第１図(E-1) 及び (E-2)のように 900℃程度の
温度で通常の方法によって熱処理酸化工程を進行し、 5
00Å程度の酸化膜層１７を基板の表方面の上部に形成さ
せ、シリコン基板の全表面の上部に通常の低圧CVD 方法
で窒化膜層１８を1000Å程度の厚さで形成する。この
時、上記の熱酸化の工程時に第１多結晶シリコン層１５
の上部に形成された酸化膜層１７の分だけ酸化膜層１３
は更に厚くなることがわかる。
温度で通常の方法によって熱処理酸化工程を進行し、 5
00Å程度の酸化膜層１７を基板の表方面の上部に形成さ
せ、シリコン基板の全表面の上部に通常の低圧CVD 方法
で窒化膜層１８を1000Å程度の厚さで形成する。この
時、上記の熱酸化の工程時に第１多結晶シリコン層１５
の上部に形成された酸化膜層１７の分だけ酸化膜層１３
は更に厚くなることがわかる。
上記の酸化膜層１７と窒化膜層１８とから構成されるマ
スキング層は、以後の NPNトランジスタのベース形成の
工程において選択的に硼素等の３価不純物が注入される
ようにするマスクの役割と、以後の酸化工程においてこ
のマクシング層の下部の基板表面のシリコンが酸化され
ることを防止する役割を同時に果たす。
スキング層は、以後の NPNトランジスタのベース形成の
工程において選択的に硼素等の３価不純物が注入される
ようにするマスクの役割と、以後の酸化工程においてこ
のマクシング層の下部の基板表面のシリコンが酸化され
ることを防止する役割を同時に果たす。
その後、上記の NPNトランジスタの非活性ベースが形成
される領域１０９、１１０を除外した酸化膜層１７と窒
化膜層１８とから構成されるマスキング層の上部に感光
物質１９のマスクを形成し、マスクされずに露出された
窒化膜層１８を除去した後感光物質１９を除去する。
される領域１０９、１１０を除外した酸化膜層１７と窒
化膜層１８とから構成されるマスキング層の上部に感光
物質１９のマスクを形成し、マスクされずに露出された
窒化膜層１８を除去した後感光物質１９を除去する。
その後、第１図(F-1) 及び (F-2)に示すように NPNトラ
ンジスタのベースの形成のための感光物質２０のマスク
を形成し、露出された酸化膜層１３を蝕刻した後硼素等
の３価不純物２１の元素をエネルギー35KeV 程度にて線
量１×1014〜５×1014ions／cm2程度でイオン注入す
る。
ンジスタのベースの形成のための感光物質２０のマスク
を形成し、露出された酸化膜層１３を蝕刻した後硼素等
の３価不純物２１の元素をエネルギー35KeV 程度にて線
量１×1014〜５×1014ions／cm2程度でイオン注入す
る。
その後、通常の方法で感光物質２０を除去し、上記の窒
化膜層１８を酸化防止マスクにして酸化工程をすると、
第１図(G-1) 及び (G-2)のように厚さ2000〜3000Å程度
の酸化膜層２２が上記の蝕刻によって露出されたシリコ
ン表面に形成される。この時、非活性のベース領域１０
９、１１０内に注入された硼素等の３価不純物２１が同
時に活性化され、垂直及び水平に拡散されて非活性ベー
ス領域２３が形成される。この水平拡散は以後に形成さ
れる活性ベース領域と連結される比較的低濃度の連結(L
ink-up) 領域層１１１の役割をする。
化膜層１８を酸化防止マスクにして酸化工程をすると、
第１図(G-1) 及び (G-2)のように厚さ2000〜3000Å程度
の酸化膜層２２が上記の蝕刻によって露出されたシリコ
ン表面に形成される。この時、非活性のベース領域１０
９、１１０内に注入された硼素等の３価不純物２１が同
時に活性化され、垂直及び水平に拡散されて非活性ベー
ス領域２３が形成される。この水平拡散は以後に形成さ
れる活性ベース領域と連結される比較的低濃度の連結(L
ink-up) 領域層１１１の役割をする。
その後、通常の窒化膜蝕刻方法で窒化膜層１８を除去
し、上記の窒化膜層１８の下部の酸化膜層１３及び第１
多結晶シリコン層１５上部の浅い酸化膜層１７を蝕刻し
た後、 NPNトランジスタの活性ベース形成のための感光
物椎のマスクを形成し、硼素等の３価不純物をエネルギ
ー50KeV 、線量３×1013ions／cm2でイオン注入して第
３及び第４基板領域７、８の上部に形成される NPNトラ
ンジスタの低濃度の活性ベース領域２４を形成する。
し、上記の窒化膜層１８の下部の酸化膜層１３及び第１
多結晶シリコン層１５上部の浅い酸化膜層１７を蝕刻し
た後、 NPNトランジスタの活性ベース形成のための感光
物椎のマスクを形成し、硼素等の３価不純物をエネルギ
ー50KeV 、線量３×1013ions／cm2でイオン注入して第
３及び第４基板領域７、８の上部に形成される NPNトラ
ンジスタの低濃度の活性ベース領域２４を形成する。
尚、上記においては NPNトランジスタ領域の窒化膜層と
酸化膜層を除去した後イオン注入したが、窒化膜層と酸
化膜層を蝕刻せずに、この絶縁膜を通過することができ
る高エネルギーで硼素等の３価不純物の元素を注入して
活性ベース領域２４を形成することもできることは容易
に理解されるであろう。
酸化膜層を除去した後イオン注入したが、窒化膜層と酸
化膜層を蝕刻せずに、この絶縁膜を通過することができ
る高エネルギーで硼素等の３価不純物の元素を注入して
活性ベース領域２４を形成することもできることは容易
に理解されるであろう。
その後、感光物質を所越した後基板上記の全表面に燐等
の５価不純物の元素を線量1012〜1013ions／cm2にて30K
eV 程度のエネルギーでイオン注入して低濃度のドープ
ドレイン（ＬＤＤ）類型の「第２ MOS電界効果トランジ
スタ」としてのNMOSトランジスタのソース及びドレイン
領域２５ａ及び低濃度のｎ型の領域２５ｂ、２５ｃが形
成されるようにすると、第１図(H-1) 及び(H-2) のよう
になる。
の５価不純物の元素を線量1012〜1013ions／cm2にて30K
eV 程度のエネルギーでイオン注入して低濃度のドープ
ドレイン（ＬＤＤ）類型の「第２ MOS電界効果トランジ
スタ」としてのNMOSトランジスタのソース及びドレイン
領域２５ａ及び低濃度のｎ型の領域２５ｂ、２５ｃが形
成されるようにすると、第１図(H-1) 及び(H-2) のよう
になる。
その後、 900℃程度の温度で通常の方法によって熱処理
酸化工程を進行して 500Å程度の酸化膜層２６を形成
し、シリコン基板の全表面の上部に第１図(I-1) 及び
(I-2)のように通常のＣＶＤ工法の酸化膜層２７を形成
した後、上記の酸化膜層２６とＣＶＤ酸化膜層２７を通
常の乾式の蝕刻方法で蝕刻して第１図(J-1) 及び (J-2)
のように上記の第１多結晶シリコン層１５の側壁に酸化
膜のスペーサー２８ａ、２８ｂ、２８ｃ、２８ｄを形成
する。
酸化工程を進行して 500Å程度の酸化膜層２６を形成
し、シリコン基板の全表面の上部に第１図(I-1) 及び
(I-2)のように通常のＣＶＤ工法の酸化膜層２７を形成
した後、上記の酸化膜層２６とＣＶＤ酸化膜層２７を通
常の乾式の蝕刻方法で蝕刻して第１図(J-1) 及び (J-2)
のように上記の第１多結晶シリコン層１５の側壁に酸化
膜のスペーサー２８ａ、２８ｂ、２８ｃ、２８ｄを形成
する。
上記の酸化膜のスペーサー２８ａ、２８ｂ、２８ｃ、２
８ｄのうちの第２基板領域のNMOSトランジスタゲート側
壁の酸化膜のスペーサー２８ｂによってＬＤＤ構造のNM
OSトランジスタが形成される。
８ｄのうちの第２基板領域のNMOSトランジスタゲート側
壁の酸化膜のスペーサー２８ｂによってＬＤＤ構造のNM
OSトランジスタが形成される。
その後、第１図(K-1) 及び(K-2) のようにシリコン基板
の表面の上部に感光物質２９を形成し、砒素等の５価不
純物の元素を線量1014〜1016ions／cm2にて40〜80KeV
程度のエネルギーでイオン注入してPMOSトランジスタの
第１基板領域６の接続領域３０、NMOSトランジスタの高
濃度のソース及びドレイン領域３１、多結晶シリコンエ
ミッタ接続型の NPNトランジスタのエミッタ領域３２及
び第３基板領域７のコレクタ接続領域３３、金属エミッ
タ接続型の NPNトランジスタのエミッタ領域３４及び第
４基板領域８のコレクタ接続領域３５、抵抗の下部領域
３６を形成したのち上記の感光物質２９を除去する。
の表面の上部に感光物質２９を形成し、砒素等の５価不
純物の元素を線量1014〜1016ions／cm2にて40〜80KeV
程度のエネルギーでイオン注入してPMOSトランジスタの
第１基板領域６の接続領域３０、NMOSトランジスタの高
濃度のソース及びドレイン領域３１、多結晶シリコンエ
ミッタ接続型の NPNトランジスタのエミッタ領域３２及
び第３基板領域７のコレクタ接続領域３３、金属エミッ
タ接続型の NPNトランジスタのエミッタ領域３４及び第
４基板領域８のコレクタ接続領域３５、抵抗の下部領域
３６を形成したのち上記の感光物質２９を除去する。
その後、第１図(L-1) 及び(L-2) のように基板の表面の
上部に感光物質３７を形成し、硼素等の３価不純物を線
量1015〜1016ions／cm2にて30KeV 程度の低エネルギー
で注入してPMOSトランジスタのソース及びドレイン領域
３８、NMOSトランジスタの第２基板領域の接続領域３９
を形成して上記の感光物質３７を除去する。
上部に感光物質３７を形成し、硼素等の３価不純物を線
量1015〜1016ions／cm2にて30KeV 程度の低エネルギー
で注入してPMOSトランジスタのソース及びドレイン領域
３８、NMOSトランジスタの第２基板領域の接続領域３９
を形成して上記の感光物質３７を除去する。
その後シリコンの全表面の上部に第１図(M-1) 及び (M-
2)に示しているように通常のＣＶＤ方法で酸化膜層４０
を形成する。
2)に示しているように通常のＣＶＤ方法で酸化膜層４０
を形成する。
その後、酸化膜層４０の上部全面に感光物質４１を塗布
し、「第１バイポーラトランジスタ」としての多結晶シ
リコンエミッタ接続型の NPNトランジスタの「エミッタ
接続窓」としてのエミッタ領域４２用の窓と抵抗部位の
バッティッグコンタクト(Butting Contact) ４３用の
窓、第１多結晶シリコン層１５と第２多結晶シリコン
（後述）のコンタクト部位４４用の窓を各々通常の写真
蝕刻方法によって形成する。この時、蝕刻の時間を調節
して２０％程度のオーバーエッチ（over etch)をする。
し、「第１バイポーラトランジスタ」としての多結晶シ
リコンエミッタ接続型の NPNトランジスタの「エミッタ
接続窓」としてのエミッタ領域４２用の窓と抵抗部位の
バッティッグコンタクト(Butting Contact) ４３用の
窓、第１多結晶シリコン層１５と第２多結晶シリコン
（後述）のコンタクト部位４４用の窓を各々通常の写真
蝕刻方法によって形成する。この時、蝕刻の時間を調節
して２０％程度のオーバーエッチ（over etch)をする。
この時、ＣＶＤ酸化膜層４０は熱的に生成された酸化膜
に比べて蝕刻速度が大きいので蝕刻調節に役立つ。
に比べて蝕刻速度が大きいので蝕刻調節に役立つ。
その後、上記の感光物質４１を除去した後、通常の熱処
理方法でＣＶＤ酸化膜層４０の膜質を稠密に再整列(Den
sificanion) する。
理方法でＣＶＤ酸化膜層４０の膜質を稠密に再整列(Den
sificanion) する。
その後、多結晶シイコンエミッタ接続の電極物質と多結
晶シリコン物質を利用した受動素子である抵抗素子及び
連結役割物質として使用するために第２多結晶シリコン
層４５をシリコン基板の全表面に通常の方法によって形
成させる。
晶シリコン物質を利用した受動素子である抵抗素子及び
連結役割物質として使用するために第２多結晶シリコン
層４５をシリコン基板の全表面に通常の方法によって形
成させる。
その後、第１図(N-1) 及び (N-2)に示したように、多結
晶シリコンエミッタ接続型の NPNトランジスタの「エミ
ッタ接続部」としての多結晶シリコン領域１１４とバッ
ティングコンタクト領域及び「高抵抗部位」としてのＧ
Ω／□単位の抵抗素子領域の第２多結晶シリコン領域１
１６、第２多結晶シリコン層４５を利用した「低抵抗部
位」としての数百Ω／□抵抗素子領域１１８、第１多結
晶シリコン層１５と連結するための第２多結晶シリコン
部分１２０だけに多結晶シリコン層を残すために感光物
質４６を形成させ、多結晶シリコン層を通常の蝕刻方法
によって除去したのち上記の感光物質４６の通常の方法
で除去する。
晶シリコンエミッタ接続型の NPNトランジスタの「エミ
ッタ接続部」としての多結晶シリコン領域１１４とバッ
ティングコンタクト領域及び「高抵抗部位」としてのＧ
Ω／□単位の抵抗素子領域の第２多結晶シリコン領域１
１６、第２多結晶シリコン層４５を利用した「低抵抗部
位」としての数百Ω／□抵抗素子領域１１８、第１多結
晶シリコン層１５と連結するための第２多結晶シリコン
部分１２０だけに多結晶シリコン層を残すために感光物
質４６を形成させ、多結晶シリコン層を通常の蝕刻方法
によって除去したのち上記の感光物質４６の通常の方法
で除去する。
その後、多結晶シリコン物質から作られた受動素子の電
気的な特性の大きさを選択的に調節するために感光物質
を形成させ、ＧΩ／□程度の抵抗領域１２２部分が保護
されるようにマスキングしてバッティングコンタクト
部、第１多結晶シリコンと第２多結晶シリコンの連結部
位、多結晶シリコンエミッタ領域に面抵抗を数百Ω／□
程度得るように砒素等の５価不純物を適当な線量で注入
してから、上記の感光物質を通常の方法によって除去す
る。
気的な特性の大きさを選択的に調節するために感光物質
を形成させ、ＧΩ／□程度の抵抗領域１２２部分が保護
されるようにマスキングしてバッティングコンタクト
部、第１多結晶シリコンと第２多結晶シリコンの連結部
位、多結晶シリコンエミッタ領域に面抵抗を数百Ω／□
程度得るように砒素等の５価不純物を適当な線量で注入
してから、上記の感光物質を通常の方法によって除去す
る。
その後、シリコンの全表面の上部に通常のＣＶＤ方法に
より酸化膜層４７及び通常のＰＳＧ膜４８を載せ、そし
て熱処理工程を進行して上記の領域３０、３１、３２、
３３、３４、３５、３８、３９に注入された不純物を活
性化及び上記の酸化膜層４７の結集化とシリコン表面の
平坦化を成す。
より酸化膜層４７及び通常のＰＳＧ膜４８を載せ、そし
て熱処理工程を進行して上記の領域３０、３１、３２、
３３、３４、３５、３８、３９に注入された不純物を活
性化及び上記の酸化膜層４７の結集化とシリコン表面の
平坦化を成す。
その後、第１図(0-1) 及び (0-2)のように基板の全面に
感光物質４９を形成した後通常の写真蝕刻方法でPMOSト
ランジスタの第１基板の接続領域窓１２４とソース及び
ドレインの領域窓１２５、NMOSトランジスタのソース及
びドレインの領域窓１２６と、第２基板の接続領域窓１
２７と多結晶シリコンエミッタ接続型のバイポーラ NPN
トランジスタのベース接続領域窓１２９とエミッタ接続
領域窓１２８及びコレクタ接続領域窓１３０、そして金
属エミッタ接続型の NPNトランジスタのエミッタ接続領
域窓１３１と、ベース接続領域窓１３２及びコレクタ接
続領域窓１３３、キャパシタの電極領域窓１３４、１３
５、抵抗領域の接続窓１３６、１３７、１３８、第１多
結晶シリコン層１５と第２多結晶シリコン層４５の接続
領域窓１３９を開けてやる。
感光物質４９を形成した後通常の写真蝕刻方法でPMOSト
ランジスタの第１基板の接続領域窓１２４とソース及び
ドレインの領域窓１２５、NMOSトランジスタのソース及
びドレインの領域窓１２６と、第２基板の接続領域窓１
２７と多結晶シリコンエミッタ接続型のバイポーラ NPN
トランジスタのベース接続領域窓１２９とエミッタ接続
領域窓１２８及びコレクタ接続領域窓１３０、そして金
属エミッタ接続型の NPNトランジスタのエミッタ接続領
域窓１３１と、ベース接続領域窓１３２及びコレクタ接
続領域窓１３３、キャパシタの電極領域窓１３４、１３
５、抵抗領域の接続窓１３６、１３７、１３８、第１多
結晶シリコン層１５と第２多結晶シリコン層４５の接続
領域窓１３９を開けてやる。
その後、上記の感光物質４９を除去して金属層５０を通
常の方法で真空蒸着して形成させた後、感光物質を形成
して金属層５０を蝕刻すると、第１図(P-1) 及び (P-2)
のようにPMOSトランジスタの第１基板領域６の接続電極
１４０とソース及びドレイン電極１４１、NMOSトランジ
スタのソース及びドレイン電極１４２と第２基板の接続
電極１４３、多結晶シリコンエミッタ接続型のバイポー
ラNPN トランジスタのエミッタ電極１４４とベース電極
１４５及び第３基板のコレクタ電極１４６、そして金属
エミッタ接続型のバイポーラNPN トランジスタのエミッ
タ電極１４７、ベース電極１４８、第４基板のコレクタ
電極１４９、MOS キャパシタの電極１５０、１５１、Ｇ
Ω／□及び数百Ω／□単位の抵抗領域の電極１５２、１
５３、１５４、第１多結晶シリコンと第２多結晶シリコ
ンの接続部位の電極１５５を形成した後、上記の感光物
質を通常の方法によって除去する。
常の方法で真空蒸着して形成させた後、感光物質を形成
して金属層５０を蝕刻すると、第１図(P-1) 及び (P-2)
のようにPMOSトランジスタの第１基板領域６の接続電極
１４０とソース及びドレイン電極１４１、NMOSトランジ
スタのソース及びドレイン電極１４２と第２基板の接続
電極１４３、多結晶シリコンエミッタ接続型のバイポー
ラNPN トランジスタのエミッタ電極１４４とベース電極
１４５及び第３基板のコレクタ電極１４６、そして金属
エミッタ接続型のバイポーラNPN トランジスタのエミッ
タ電極１４７、ベース電極１４８、第４基板のコレクタ
電極１４９、MOS キャパシタの電極１５０、１５１、Ｇ
Ω／□及び数百Ω／□単位の抵抗領域の電極１５２、１
５３、１５４、第１多結晶シリコンと第２多結晶シリコ
ンの接続部位の電極１５５を形成した後、上記の感光物
質を通常の方法によって除去する。
上記のように電極物質上の感光物質を除去した後上記の
半導体装置を保護するための保護膜層５１を形成し、導
線溶接のためのパッドを露出する。
半導体装置を保護するための保護膜層５１を形成し、導
線溶接のためのパッドを露出する。
第２図は上述のような製造工程を経て完成されたbi-CMO
S 装置の最終断面図であって、領域ａはPMOSトランジス
タの領域であり、領域ｂはＬＤＤ構造のNMOSトランジス
タの領域であり、領域ｃは自己整合の構造を持つ多結晶
シリコンエミッタ接続型の NPNトランジスタの領域であ
り、領域ｄは自己整合の構造を持つ金属エミッタ接続型
の NPNトランジスタの領域であり、領域e は MOSキャパ
シタの領域であり、領域ｆはＧΩ／□程度の高抵抗を持
つ多結晶シリコンの抵抗領域であり、領域ｇはバッティ
ングコンパクトの領域であり、領域ｈは数百Ω／□程度
の抵抗を持つ多結晶シリコン抵抗領域であり、領域ｉは
１次多結晶シリコン層と２次多結晶シリコン層を接続さ
せる接続領域である。
S 装置の最終断面図であって、領域ａはPMOSトランジス
タの領域であり、領域ｂはＬＤＤ構造のNMOSトランジス
タの領域であり、領域ｃは自己整合の構造を持つ多結晶
シリコンエミッタ接続型の NPNトランジスタの領域であ
り、領域ｄは自己整合の構造を持つ金属エミッタ接続型
の NPNトランジスタの領域であり、領域e は MOSキャパ
シタの領域であり、領域ｆはＧΩ／□程度の高抵抗を持
つ多結晶シリコンの抵抗領域であり、領域ｇはバッティ
ングコンパクトの領域であり、領域ｈは数百Ω／□程度
の抵抗を持つ多結晶シリコン抵抗領域であり、領域ｉは
１次多結晶シリコン層と２次多結晶シリコン層を接続さ
せる接続領域である。
第３図は本発明に係る他の実施例の能動素子部分を示し
た最終断面図である。
た最終断面図である。
上記の第１図 (A-1)〜(P-1) にて示した実施例において
は３重拡散構造に準じた実施例が説明されたが、本発明
は第３図に図示したような埋没層(Buried Layer)とエピ
タキシャル層(Epitaxial Layer) を有する標準バイポー
ラトランジスタの構造を持つbi-CMOS 構造の形成にも適
合する。
は３重拡散構造に準じた実施例が説明されたが、本発明
は第３図に図示したような埋没層(Buried Layer)とエピ
タキシャル層(Epitaxial Layer) を有する標準バイポー
ラトランジスタの構造を持つbi-CMOS 構造の形成にも適
合する。
第３図に図示したような bi-CMOS構造は低濃度の第１導
電型の単結晶シリコン基板６１上に第２導電型の埋没層
６２、６３、６４を形成した後、基板表面の全面に高濃
度の第１導電型のエピタキシャル層６５を形成する。
電型の単結晶シリコン基板６１上に第２導電型の埋没層
６２、６３、６４を形成した後、基板表面の全面に高濃
度の第１導電型のエピタキシャル層６５を形成する。
その後、第１導電型のチャネルを持つ第１MOS トランジ
スタを形成する第１基板領域６６と、第１及び第２バイ
ポーラトランジスタを形成する第２及び第３基板領域６
７、６８を上記の第２導電型の埋没層６２、６３、６４
上に形成する。
スタを形成する第１基板領域６６と、第１及び第２バイ
ポーラトランジスタを形成する第２及び第３基板領域６
７、６８を上記の第２導電型の埋没層６２、６３、６４
上に形成する。
その後、第１図 (B-1)〜(P-1) のような各工程を順次行
なうと、第３図に図示したようにＰチャネル電界効果ト
ランジスタとＮチャネル電界効果トランジスタと多結晶
シリコンエミッタ接続型のバイポーラトランジスタと金
属エミッタ接続型のバイポーラトランジスタを具備した
bi-CMOS 半導体装置を製造することができる。実際に、
＜１００＞方向の0.006 〜0.1 Ω・cm程度のＰ型単結晶
シリコン基板上に高濃度Ｎ型の埋没層を形成して約５Ω
・cm程度のＰ型エピタキシャル層を成長させた後Ｎ型の
第１基板領域と第３基板領域及び第４基板領域を形成
し、第１図 (B-1)〜(P-1) の各工程を順次行なって第３
図のようなbi-CMOS 半導体装置を製造することができ
る。
なうと、第３図に図示したようにＰチャネル電界効果ト
ランジスタとＮチャネル電界効果トランジスタと多結晶
シリコンエミッタ接続型のバイポーラトランジスタと金
属エミッタ接続型のバイポーラトランジスタを具備した
bi-CMOS 半導体装置を製造することができる。実際に、
＜１００＞方向の0.006 〜0.1 Ω・cm程度のＰ型単結晶
シリコン基板上に高濃度Ｎ型の埋没層を形成して約５Ω
・cm程度のＰ型エピタキシャル層を成長させた後Ｎ型の
第１基板領域と第３基板領域及び第４基板領域を形成
し、第１図 (B-1)〜(P-1) の各工程を順次行なって第３
図のようなbi-CMOS 半導体装置を製造することができ
る。
第４図（Ｋ）〜（Ｐ）は本発明に係る更に他の実施例を
示す製造工程図である。
示す製造工程図である。
先ず、第１図のようなＰ型単結晶シリコン基板１又は第
３図のように低濃度のＰ型単結晶シリコン基板６１上に
高濃度のＰ型のエピタキシャル層が形成された基板上に
第１図(A-1) の工程から第１図(G-1) までの工程と同一
な工程を行なう。
３図のように低濃度のＰ型単結晶シリコン基板６１上に
高濃度のＰ型のエピタキシャル層が形成された基板上に
第１図(A-1) の工程から第１図(G-1) までの工程と同一
な工程を行なう。
その後、窒化膜層１８と窒化膜層１８の下部の酸化膜層
１３及び第１多結晶シリコン層１５の上部の酸化膜層１
７を除去して所定部位の基板が露出されるようにする。
その後 NPNトランジスタの活性ベース領域２４を形成す
るために感光物質のマスクを形成し、露出された基板部
位に硼素等の３価不純物をイオン注入して第３及び第４
基板領域７、８の上部に形成される NPNトランジスタの
低濃度の活性ベース領域２４を形成した後上記の感光物
質を除去する。
１３及び第１多結晶シリコン層１５の上部の酸化膜層１
７を除去して所定部位の基板が露出されるようにする。
その後 NPNトランジスタの活性ベース領域２４を形成す
るために感光物質のマスクを形成し、露出された基板部
位に硼素等の３価不純物をイオン注入して第３及び第４
基板領域７、８の上部に形成される NPNトランジスタの
低濃度の活性ベース領域２４を形成した後上記の感光物
質を除去する。
その後、第４図（Ｋ）のようにシリコン基板の表面の上
部に感光物質２９を形成して砒素等の５価不純物の元素
を線量1014〜1016ions／cm2にて40〜80KeV 程度のエネ
ルギーでイオン注入し、PMOSトランジスタの第１基板領
域６の接続領域３０、NMOSトランジスタのソース及びド
レイン領域３１、多結晶シリコンエミッタ接続型の NPN
トランジスタのエミッタ領域３２及び第３基板領域７の
コレクタ接続領域３３、金属エミッタ接続型の NPNトラ
ンジスタのエミッタ領域３４及び第４基板領域８のコレ
クタ接続領域３５を形成した後上記の感光物質２９を除
去する。
部に感光物質２９を形成して砒素等の５価不純物の元素
を線量1014〜1016ions／cm2にて40〜80KeV 程度のエネ
ルギーでイオン注入し、PMOSトランジスタの第１基板領
域６の接続領域３０、NMOSトランジスタのソース及びド
レイン領域３１、多結晶シリコンエミッタ接続型の NPN
トランジスタのエミッタ領域３２及び第３基板領域７の
コレクタ接続領域３３、金属エミッタ接続型の NPNトラ
ンジスタのエミッタ領域３４及び第４基板領域８のコレ
クタ接続領域３５を形成した後上記の感光物質２９を除
去する。
その後、第４図（Ｌ）の工程以後の各工程は第１図(L-
1) 及びそれ以後の各工程と同一である。そして第４図
（Ｋ）〜（Ｐ）の各工程の全ての図面には第１図 (K-1)
〜(P-1) の各工程と同一な符号を使用した。
1) 及びそれ以後の各工程と同一である。そして第４図
（Ｋ）〜（Ｐ）の各工程の全ての図面には第１図 (K-1)
〜(P-1) の各工程と同一な符号を使用した。
第４図（Ｋ）〜（Ｐ）においては本発明に係る半導体装
置の製造方法により製造される bi-CMOSトランジスタの
能動素子部分を示しており、図示されていない受動素子
部分は第１図に示した各工程と同一な工程で第１図 (K-
2)〜(P-2) に示したように形成することができる。
置の製造方法により製造される bi-CMOSトランジスタの
能動素子部分を示しており、図示されていない受動素子
部分は第１図に示した各工程と同一な工程で第１図 (K-
2)〜(P-2) に示したように形成することができる。
上記のような工程を通じて製造されるbi-CMOS 装置は第
２図及び第３図に図示した各実施例とは異なり、ＬＤＤ
構造のNMOSトランジスタの代りに通常のNMOSトランジス
タを具備した bi-CMOS装置になる。
２図及び第３図に図示した各実施例とは異なり、ＬＤＤ
構造のNMOSトランジスタの代りに通常のNMOSトランジス
タを具備した bi-CMOS装置になる。
＜発明の効果＞ 本発明に係る半導体装置の製造方法は上述した如きもの
なので、 bi-CMOS半導体装置において高集積、高性能 M
OSトランジスタを具現し、これと共にマッチングの特性
の優れた高性能且つ高精密なバイポーラトランジスタを
NMOS形成時に同時に実現させて精密なアナログ回路に使
用することができる。
なので、 bi-CMOS半導体装置において高集積、高性能 M
OSトランジスタを具現し、これと共にマッチングの特性
の優れた高性能且つ高精密なバイポーラトランジスタを
NMOS形成時に同時に実現させて精密なアナログ回路に使
用することができる。
又、本発明に係る半導体装置の製造方法は高速ディジタ
ルに特に適合するエミッタ面積の小さな多結晶シリコン
エミッタ接続型の NPNトランジスタと精密なアナログ及
び高負荷駆動に特に適合する金属エミッタ接続型の NPN
トランジスタを適切に配置し、アナログMOS 回路に特に
必要な高品質 MOSキャパシタと各種回路に用いられるバ
イアス及び負荷に必要な多結晶シリコン抵抗を最適化し
て集積し、これら相互の連結関係を都合良く接続するこ
とができるので、従来の技術では具現することが難しか
った高性能論理回路、メモリ等の高性能ディジタルVLSI
回路及びデータ変換器、スイッチングされたキャパシタ
回路等のアナログVLSI回路或いはその両者の複合回路が
最適な状態で具現されることができるものである。
ルに特に適合するエミッタ面積の小さな多結晶シリコン
エミッタ接続型の NPNトランジスタと精密なアナログ及
び高負荷駆動に特に適合する金属エミッタ接続型の NPN
トランジスタを適切に配置し、アナログMOS 回路に特に
必要な高品質 MOSキャパシタと各種回路に用いられるバ
イアス及び負荷に必要な多結晶シリコン抵抗を最適化し
て集積し、これら相互の連結関係を都合良く接続するこ
とができるので、従来の技術では具現することが難しか
った高性能論理回路、メモリ等の高性能ディジタルVLSI
回路及びデータ変換器、スイッチングされたキャパシタ
回路等のアナログVLSI回路或いはその両者の複合回路が
最適な状態で具現されることができるものである。
更に本発明に係る半導体装置の製造方法は工程が単純で
あり、また自己整合される浅いベースを形成することが
できるので、素子の大きさを縮少(Scaling down)するこ
とが容易であるという利点がある。
あり、また自己整合される浅いベースを形成することが
できるので、素子の大きさを縮少(Scaling down)するこ
とが容易であるという利点がある。
第１図 (A-1)〜(P-1) 及び (A-2)〜(P-2) は各々本発明
に係る半導体装置の製造方法の実施例を示す製造工程毎
の断面図、 第２図は第１図に示す各工程を経て完成された半導体装
置の断面図、 第３図は本発明に係る半導体装置の製造方法の他の実施
例により製造された能動素子部分の断面図、そして 第４図（Ｋ）〜（Ｐ）は各々本発明に係る更に他の実施
例を示す第１図相当の断面図である。 １……Ｐ型単結晶シリコン基板（第１導電型のシリコン
基板） ６……第１基板領域 ７……第３基板領域 ８……第４基板領域 9,13,17,22,26,27,40……酸化膜層 10,18……窒化膜層 11……素子分離用の酸化膜層 12……第１導電型のチャネルストッパ領域 14……下部電極 15……第１多結晶シリコン層（多結晶シリコン） 24……活性ベース領域 25a……低濃度ソース及びドレイン領域 28a,28b,28c,28d……酸化膜のスペーサー 30,39……接続領域 31……高濃度ソース及びドレイン領域 32,34……エミッタ領域 33,35……コレクタ接続領域 38……ソース及びドレイン領域 43……バッティングコンタクト部 45……第２多結晶シリコン層 51……保護膜層 109,110……非活性のベース領域 114……多結晶シリコン領域（エミッタ接続部） 134,135,136,137,138……接続窓
に係る半導体装置の製造方法の実施例を示す製造工程毎
の断面図、 第２図は第１図に示す各工程を経て完成された半導体装
置の断面図、 第３図は本発明に係る半導体装置の製造方法の他の実施
例により製造された能動素子部分の断面図、そして 第４図（Ｋ）〜（Ｐ）は各々本発明に係る更に他の実施
例を示す第１図相当の断面図である。 １……Ｐ型単結晶シリコン基板（第１導電型のシリコン
基板） ６……第１基板領域 ７……第３基板領域 ８……第４基板領域 9,13,17,22,26,27,40……酸化膜層 10,18……窒化膜層 11……素子分離用の酸化膜層 12……第１導電型のチャネルストッパ領域 14……下部電極 15……第１多結晶シリコン層（多結晶シリコン） 24……活性ベース領域 25a……低濃度ソース及びドレイン領域 28a,28b,28c,28d……酸化膜のスペーサー 30,39……接続領域 31……高濃度ソース及びドレイン領域 32,34……エミッタ領域 33,35……コレクタ接続領域 38……ソース及びドレイン領域 43……バッティングコンタクト部 45……第２多結晶シリコン層 51……保護膜層 109,110……非活性のベース領域 114……多結晶シリコン領域（エミッタ接続部） 134,135,136,137,138……接続窓
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウクーラエ チョ 大韓民国 キョンサンブクード サンジュ ーグン メクドンーメウン スンコク―リ 218 (72)発明者 ジョン―ミル ヨン 大韓民国 キョンサンブクード コリョン ーグン ウーンスーメウン ボンポウン― ドン 252―２ (72)発明者 スクーギ チョイ 大韓民国 ソウル カンナムーグ テチ― ３―ドン 63 (56)参考文献 特開 平１−164061（ＪＰ，Ａ)
Claims (8)
- 【請求項１】第１導電型のシリコン基板上に第１及び第
２ MOS電界効果トランジスタと第１及び第２バイポーラ
トランジスタを具備する半導体装置の製造方法が下記の
工程からなることを特徴とする半導体装置の製造方法。 (1-a) シリコン基板上の所定の部分に第１MOS 電界効果
トランジスタが形成される第１基板領域と第１及び第２
バイポーラトランジスタが形成される第３及び第４基板
領域を形成するために第２導電型のイオン注入をし、イ
オン注入された領域を活性化する工程 (1-b) シリコン基板上に上記各素子間の分離のために上
記各素子の形成領域を除外した所定の領域に形成する素
子分離用の酸化膜層と素子分離用の酸化膜層の下部に第
１導電型のチャネルストッパ領域を形成する工程 (1-c) シリコン基板の上部に第１及び第２MOS 電界効果
トランジスタのゲート酸化膜層を形成する工程 (1-d) 第１基板領域及び第２MOS 電界効果トランジスタ
が形成される第２基板領域のゲート酸化膜層の上部にド
ーピングされた多結晶シリコンにて第１及び第２MOS 電
界効果トランジスタのゲートを形成する工程 (1-e) シリコン基板の全面にマスキングのための窒化膜
層を形成して第３及び第４基板領域の所定部位の窒化膜
層を除去する工程 (1-f) 第３及び第４基板領域に第１及び第２バイポーラ
トランジスタの非活性のベース領域を形成するために所
定領域の酸化膜層をエッチングした後第１導電型のイオ
ン注入をする工程 (1-g) 窒化膜層をマスクにして第３及び第４基板領域に
酸化膜層を形成する工程 (1-h) 第３及び第４基板領域に第１及び第２バイポーラ
トランジスタの活性ベース領域を形成するために所定領
域に第１導電型のイオン注入をする工程 (1-i) 第２MOS 電界効果トランジスタの低濃度ソース及
びドレイン領域を形成するために第２導電型のイオン注
入をする工程 (1-j) シリコン基板の全面に酸化膜層を形成し、別途の
マスクなしに酸化膜層をエッチングして上記の第１及び
第２MOS 電界効果トランジスタのゲート側壁に酸化膜の
スペーサーを形成する工程 (1-k) 第１基板領域の第１MOS 電界効果トランジスタの
接続領域と第３及び第４基板領域のコレクタ接続領域と
第２バイポーラトランジスタのエミッタ領域と第２MOS
電界効果トランジスタの高濃度ソース及びドレイン領域
と第１及び第２バイポーラトランジスタのコレクタ接続
領域を形成するために第２導電型のイオン注入をする工
程 (1-l) 第１基板領域の第１MOS 電界効果トランジスタの
ソース及びドレイン領域と第２基板領域の第２MOS 電界
効果トランジスタの接続領域を形成するために第１導電
型のイオン注入をする工程 (1-m) シリコン基板の全面に酸化膜層を形成して第１バ
イポーラトランジスタのエミッタ接続窓を形成する工程 (1-n) 第３基板領域の上部に第２多結晶シリコン層にて
第１バイポーラトランジスタのエミッタ接続部を形成す
る工程 (1-o) 第１及び第２MOS 電界効果トランジスタのソース
及びドレイン領域と、第１及び第２バイポーラトランジ
スタのエミッタ領域、ベース領域及びコレクタ領域と、
第１及び第２MOS 電界効果トランジスタの基板接続領域
との接続のための窓を形成する工程 (1-p) この窓を通じて導体層に接続する工程 (1-q) 保護膜層をシリコン基板の全面に塗布して導線溶
接のためのパッド露出する工程 - 【請求項２】 (1-b)の工程でキャパシタの形成領域を除
外した所定の領域に、素子分離用の酸化膜層と素子分離
用の酸化膜層の下部に第１導電型のチャネルストッパ領
域を形成し、 (1-b)の工程後にキャパシタの形成領域にキャパシタの
下部電極を形成し、 (1-c)の工程で第１及び第２MOS 電界効果トランジスタ
のゲート酸化膜層の形成と同時にキャパシタの下部電極
上に酸化膜の誘電体層を形成し、 (1-d)の工程で第１及び第２MOS 電界効果トランジスタ
の多結晶シリコンによるゲートの形成と同時にキャパシ
タの誘電体層上にキャパシタの上部電極を形成し、 (1-o)の工程で各領域の接続のための窓の形成と同時に
キャパシタ領域の接続窓を形成し、 (1-p)の工程時にキャパシタの電極の接続窓を通じて導
体層に接続し、 (1-q)の工程時に保護膜層を塗布して導線溶接のための
パッドを露出すること、 を特徴とする請求項(1)記載の半導体装置の製造方法。 - 【請求項３】 (1-b)の工程で抵抗領域の基板接続部位が
形成される領域を除外した所定の領域に、素子分離用の
酸化膜層と素子分離用の酸化膜層の下部に第１導電型の
チャネルストッパ領域を形成し、 (1-k)の工程で各素子領域へのイオン注入と同時に抵抗
の基板接続領域の下部にイオン注入領域を形成し、 (1-m)の工程で第バイポーラトランジスタのエミッタ接
続領域の形成のために窓を形成すると同時に抵抗領域の
バッティングコンタクト部の窓を形成し、 (1-n)の工程で第１バイポーラトランジスタのエミッタ
接続部の形成と同時に抵抗領域の高抵抗部位とバッティ
ングコンタクト部位と低抵抗部位を形成し、 (1-n)の工程後に抵抗領域のバッティングコンタクト部
位と低抵抗部位に第２導電型のイオン注入をし、 (1-o)の工程で各領域の接続のための窓の形成と同時に
抵抗領域の接続窓を形成し、 (1-p)の工程時に抵抗領域の接続窓を通じて導体層に接
続し、 (1-q)の工程時に保護膜層を塗布して導線溶接のための
パッドを露出すること、 を特徴とする請求項(1)記載の半導体装置の製造方法。 - 【請求項４】 (1-b)の工程でキャパシタの形成領域と抵
抗領域の基板接続部位が形成される領域を除外した所定
の領域に、素子分離用の酸化膜層と素子分離用の酸化膜
層の下部に第１導電型のチャネルストッパ領域を形成
し、 (1-b)の工程後にキャパシタの形成領域にキャパシタの
下部電極を形成し、 (1-c)の工程で第１及び第２MOS 電界効果トランジスタ
のゲート酸化膜層の形成と同時にキャパシタの下部電極
上に酸化膜の誘電体層を形成し、 (1-d)の工程で第１及び第２MOS 電界効果トランジスタ
のゲート形成と同時にキャパシタの誘電体層上にキャパ
シタの上部電極を形成し、 (1-k)の工程で各素子の領域へのイオン注入と同時に抵
抗の基板接続領域の下部にイオン注入の領域を形成し、 (1-m)の工程で第１バイポーラトランジスタのエミッタ
接続領域の形成のために窓を形成すると同時に抵抗領域
のバッティングコンタクト部の接続のための窓を形成
し、 (1-n)の工程で第１バイポーラトランジスタのエミッタ
接続部の形成と同時に抵抗領域の高抵抗部位とバッティ
ングコンタクト部位と低抵抗部位を形成し、 (1-n)の工程後に抵抗領域のバッティングコンタクト部
位と低抵抗部位に第２導電型のイオン注入をし、 (1-o)の工程で各領域の接続のための窓の形成と同時に
キャパシタ領域の接続窓と抵抗領域の接続窓を形成し、 (1-p)の工程時にキャパシタ領域の接続窓と抵抗領域の
接続窓を通じて導体層に接続し、 (1-q)の工程時に保護膜層を塗布して導線溶接のための
パッドを露出すること、 を特徴とする請求項(1)記載の半導体装置の製造方法。 - 【請求項５】第１導電型のシリコン基板上に第１及び第
２MOS 電界効果トランジスタと第１及び第２バイポーラ
トランジスタを具備する半導体装置の製造方法が下記の
工程からなることを特徴とする半導体装置の製造方法。 (5-a) シリコン基板上の所定の部分に第１MOS 電界効果
トランジスタが形成される第１基板領域と第１及び第２
バイポーラトランジスタが形成される第３及び第４基板
領域を形成するために第２導電型のイオン注入をし、イ
オン注入された領域を活性化する工程 (5-b) シリコン基板上に上記各素子間の分離のために上
記各素子の形成領域を除外した所定の領域に形成する素
子分離用の酸化膜層と素子分離用の酸化膜層の下部に第
１導電型のチャネルストッパ領域を形成する工程 (5-c) シリコン基板の上部に第１及び第２MOS 電界効果
トランジスタのゲート酸化膜層を形成する工程 (5-d) 第１基板領域及び第２MOS 電界効果トランジスタ
が形成される第２基板領域のゲート酸化膜層の上部にド
ーピングされた多結晶シリコンにて第１及び第２MOS 電
界効果トランジスタのゲートを形成する工程 (5-e) シリコン基板の全面にマスキングのための窒化膜
層を形成して第３及び第４基板領域の所定部位の窒化膜
層を除去する工程 (5-f) 第３及び第４基板領域に第１及び第２バイポーラ
トランジスタの非活性ベース領域を形成するために所定
領域の酸化膜層をエッチングした後第１導電型のイオン
注入をする工程 (5-g) 窒化膜層をマスクにして第３及び第４基板領域に
酸化膜層を形成する工程 (5-h) 第３及び第４基板領域に第１及び第２バイポーラ
トランジスタの活性ベース領域を形成するために所定領
域に第１導電型のイオンを注入する工程 (5-i) 第１基板領域の第１MOS 電界効果トランジスタの
接続領域と第３及び第４基板領域のコレクタ接続領域と
第２バイポーラトランジスタのエミッタ領域と第２MOS
電界効果トランジスタのソース及びドレイン領域と第１
及び第２バイポーラトランジスタのコレクタ接続領域を
形成するために第２導電型のイオン注入をする工程 (5-j) 第１基板領域の第１MOS 電界効果トランジスタの
ソース及びドレイン領域と第２基板領域の第２MOS 電界
効果トランジスタの接続領域を形成するために第１導電
型のイオン注入をする工程 (5-k) シリコン基板の全面に酸化膜層を形成して第１バ
イポーラトランジスタのエミッタ接続窓を形成する工程 (5-l) 第３基板領域の上部に第２多結晶シリコン層にて
第１バイポーラトランジスタのエミッタ接続部を形成す
る工程 (5-m) 第１及び第２MOS 電界効果トランジスタのソース
及びドレイン領域と、第１及び第２バイポーラトランジ
スタのエミッタ領域、ベース領域及びコレクタ領域と、
第１及び第２MOS 電界効果トランジスタの基板接続領域
との接続のための窓を形成する工程 (5-n) この窓を通じて導体層に接続する工程 (5-o) 保護膜層をシリコン基板の全面に塗布して導線溶
接のためのパッドを露出する工程 - 【請求項６】 (5-b)の工程でキャパシタの形成領域を除
外した所定の領域に、素子分離用の酸化膜層と素子分離
用の酸化膜層の下部に第１導電型のチャネルストッパ領
域を形成し、 (5-b)の工程後にキャパシタの形成領域にキャパシタの
下部電極を形成し、 (5-c)の工程で第１及び第２MOS 電界効果トランジスタ
のゲート酸化膜層の形成と同時にキャパシタの下部電極
上に酸化膜の誘電体層を形成し、 (5-d)の工程で第１及び第２MOS 電界効果トランジスタ
の多結晶シリコンによるゲートの形成と同時にキャパシ
タの誘電体層上にキャパシタの上部電極を形成し、 (5-m)の工程で各領域の接続のための窓の形成と同時に
キャパシタ領域の接続窓を形成し、 (5-n)の工程時にキャパシタの電極の接続窓を通じて導
体層に接続し、 (5-o)の工程時に保護膜層を塗布して導線溶接のための
パッドを露出すること、 を特徴とする請求項(5)記載の半導体装置の製造方法。 - 【請求項７】 (5-b)の工程で抵抗領域の基板接続部位が
形成される領域を除外した所定の領域に、素子分離用の
酸化膜層と素子分離用の酸化膜層の下部に第１導電型の
チャネルストッパ領域を形成し、 (5-i)の工程で各素子の領域へのイオン注入と同時に抵
抗の基板接続領域の下部にイオン注入領域を形成し、 (5-k)の工程で第１バイポーラトランジスタのエミッタ
接続領域の形成のために窓を形成すると同時に抵抗領域
のバッティングコンタクト部位の窓を形成し、 (5-l)の工程で第１バイポーラトランジスタのエミッタ
接続部の形成と同時に抵抗領の高抵抗部位とバッティン
グコンタクト部位と低抵抗部位を形成し、 (5-l)の工程後に抵抗領域のバッティングコンタクト部
位と低抵抗部位とに第２導電型のイオン注入をし、 (5-m)の工程で各領域の接続のための窓の形成と同時に
抵抗領域の接続窓を形成し、 (5-n)の工程時に抵抗領域の接続窓を通じて導体層に接
続し、 (5-o)の工程時に保護膜層を塗布して導線溶接のための
パッドを露出すること、 を特徴とする請求項(5)記載の半導体装置の製造方法。 - 【請求項８】 (5-b)の工程でキャパシタの形成領域と抵
抗領域の基板接続部位が形成される領域を除外した所定
の領域に、素子分離用の酸化膜層と素子分離用の酸化膜
層の下部に第１導電型のチャネルストッパ領域を形成
し、 (5-b)の工程後にキャパシタの形成領域にキャパシタの
下部電極を形成し、 (5-c)の工程で第１及び第２MOS 電界効果トランジスタ
のゲート酸化膜層の形成と同時にキャパシタの下部電極
上に酸化膜の誘電体層を形成し、 (5-d)の工程で第１及び第２MOS 電界効果トランジスタ
のゲート形成と同時にキャパシタの誘電体層上にキャパ
シタの上部電極を形成し、 (5-i)の工程で各素子領域へのイオン注入と同時に抵抗
の基板接続領域の下部にイオン注入領域を形成し、 (5-k)の工程で第１バイポーラトランジスタのエミッタ
接続領域の形成のために窓を形成すると同時に抵抗領域
のバッティングコンタクト部の窓を形成し、 (5-l)の工程で第１バイポーラトランジスタのエミッタ
接続部の形成と同時に抵抗領域の高抵抗部位とバッティ
ングコンタクト部位と低抵抗部位を形成し、 (5-1)の工程後に抵抗領域のバッティングコンタクト部
位と低抵抗部位に第２導電型のイオン注入をし、 (5-m)の工程で各領域の接続のための窓の形成と同時に
キャパシタ領域の接続窓と抵抗領域の接続窓を形成し、 (5-n)の工程時にキャパシタ領域の接続窓と抵抗領域の
接続窓を通じて導体層に接続し、 (5-o)の工程時に保護膜層を塗布して導線溶接のための
パッドを露出すること、 を特徴とする請求項(5)記載の半導体装置の製造方法。
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|---|---|
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-
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