KR900005353B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1aa-(ap)도 및 제1ba-(bp)도는 본 발명에 따른 한 실시예의 제조 공정의 단면도.
제2도는 본 발명에 따른 최종의 완성된 단면도.
제3도는 본 발명에 따른 다른 실시예의 능동소자 부분의 최종단면도.
제4k-(p)도는 본 발명에 따른 또다른 실시예의 제조공정의 단면도.
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 단결정 실리콘 반도체 기판상에 바이폴라 트랜지스터와 씨모오스 트랜지스터와 모오스 캐패시터와 저항들을 구비하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 기판상에 바이폴라 트랜지스터와 씨모오스 트랜지스터가 제조된 반도체 장치를 일반적으로 바이씨 모오스(BICMOS)라 부른다.
종해 VLSI급의 바이씨모오스 기술은 고성능 메모리나 고성능 로직만을 위주로 개발되었기 때문에 고집적도, 고속로직의 용도에 주로 적합하였다.
종래 고성능 메모리 및 고속, 저전력, 고밀도 로직만을 위한 바이씨모오스 기술은 1986년 2월 발행된 ISSCC DIgest of Technical Papers 212면 및 1986년 5월에 발행된 CICC Tech. Dig. 63면에 개시된 바와 같다.
상기와 같은 종래의 기술에 의해서 고성능 디지탈 및 아닐로그 VLSI기능을 동일 칩상에 구현하려면 정밀 아날로그 기능 및 고속, 고집적 디지탈 기능을 구현하기 위한 MOS소자, 바이폴라 소자, 저항, 캐패시터등이 제공되어 있지 않거나 상기 소자들이 성능이나 구성의 합리성이 최적화되어 구비되어 있지 않기 때문에 그 성능 및 응용분야가 제한되어 있었다.
또다른 종래 기술에 의하면 소자의 고속화를 위하여 복잡한 자기정합 바이폴라 구조를 도입한 종래의 바이오씨모오스 장치는 그 구조가 극히 복잡하게 되어 양산성과 비용면에서 적합하지 않았기 때문에 종래 바이씨모오스 공정에서는 비 자기정합 구조를 사용하였으므로 그 성능에 한계가 있었다. 1981년 9월에 발행된 IEEE, Vol.ED-28, No.9, 1010면-1013면에 개시된 바와 같은 종래 바이폴라 구조에서는 구조의 크기를 작게할 경우 소자 크기의 축소(Scaling Down)에 문제가 있었다. 또한 1987년 8월에 발행된 IEEE, Vol. EDL-8, No.8, 338면-340면에 개시된 바와같은 자기정합 바이폴라 기술에서는 소자 크기의 미세화에 있어서의 어려운점을 해결하려는 방법이 제안되었으나 공정이 비교적 복잡하였다. 또한 L.Blossfeld에 의한 미합중국 특허번호 제4503603호에 개시된 바와 같은 종래 기술은 베이스 영역에 두번의 이온 주입을 하고 선택적 산화(Local Oxidation)를 한후 에미터영역을 형성하여 자기정합 바이폴라 구조를 만들었으나 열처리 공정이 많이 들어가 고속, 고집적 바이폴라 트랜지스터 형성을 위한 활성 베이스층의 얕은 접합 깊이(Shallow Junction depth)의 컨트롤이 어려우므로 이와 같은 종래의 바이폴라 구조는 고성능 바이씨모오스 공정에 이용되는데는 문제점이 있었다.
따라서 본 발명의 목적은 고집적, 고성능모오스 트랜지스터 제조와 동시에 고부하 구동력 및 고성능의 매칭 특성이 뛰어나고 고집적도를 갖는 자기정합된 금속 에미터 접속형 바이폴라 트랜지스터와 저전류에서 고속 특성을 가지고 고집적도를 갖는 자기 정합된 다결정 실리콘 에미터 접속형 바이폴라 트랜지스터를 형성시켜 고집적, 고속 디지탈 및 정밀 아닐로그에 사용할 수 있는 바이씨모오스 반도체 장치를 최소한의 공정과정으로 최대한의 성능을 얻을수 있도록 하는 반도체 장치의 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 모오스 캐패시터 및 저항을 모오스 트랜지스터 및 바이폴라 트랜지스터와 동일칩에 간단한 공정으로 형성할 수 있고 이들의 연결 관계를 편리하게 하여 최소한의 공정과정으로 최대한의 고성능 소자를 얻을수 있는 바이씨모오스 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 또다른 목적은 공정의 단순성 및 소자의 고성능을 추구하면서 미세화된 공정기술에 양립할 수 있는 바이씨모오스 반도체 장치의 제조방법을 제공함에 있다.
이하 본 발명의 한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제1aa-(ap)도 및 제1ba-(bp)도는 본 발명에 따른 바이씨모오스 일 실시예의 제조 공정을 순서대로 나타낸 단면도이다.
제1aa-(ap)도는 도면의 한 측단으로 PMOS트랜지스터와, LDD(Lightly Doped Drain)구조의 NMOS트랜지스터와, 고부하 구동력 및 고성능 매칭 특성이 뛰어나고 고집적도를 갖는 자기정합된 금속 에미터 접속형 바이폴라 트랜지스터와, 저전류에서 고속 특성을 가지고 고집적도를 갖는 자기 정합된 다결정 실리콘 에미터 접속형 바이폴라 트랜지스터를 형성하는 바이씨모오스의 능동소자부분의 제조공정을 나타낸 도면이다.
다결정 실리콘 에미터 접속형 바이폴라 소자의 단결정 에미터영역과 다결정 실리콘 영역 사이의 계면(Interface)이 소자 특성 및 회로 특성에 미치는 영향에 대해서는 1986년 5월 발생된 Symp. VLSI Technology, Dig. Tech. Papers 47면-48면 및 1987년 6월에 발행된 IEEE, ED-34, No.6, 1346면-1353면에 개시된 바 있다.
제1ba-(bp)도는 도면의 한측단으로 캐패시터와, 저향 영역 및 제1다결정 실리콘과 제2다결정 실리콘의 연결 영역등을 형성하는 바이씨모오스의 수동소자부분의 제조 공정을 나타낸 단면도이다.
따라서 제1aa-(ap)도 및 제1ba-(bp)도는 동일 기판상에 동일 공정으로 이루어짐을 유의하여야 한다.
출발물질은 결정방향이 <100>방향이고 비저항이 2-20Ω·㎝정도의 P형 단결정 실리콘 기판(1)이다.
먼저 상기 기판(1)상에 마스킹을 위한 산화막층(2)을 형성한 후 상부에 감광물질을 도포하고 통상의 사진식각 방법으로 PMOS트랜지스터가 형성될 제1기판영역(또는 웰)과 다결정 실리콘 에미터 접속형 NPN트랜지스터와 금속 에미터 접속형 NPN트랜지스터들이 형성될 때 제3 및 제4 기판영역(또는 콜렉터영역)들을 형성하기 위한 창(window)들 (3)(4)(5)을 형성하여 인(P)등을 5가 불순물을 160KeV정도의 고 에너지로 도우즈(Dose)를 1012-1014ions/㎠ 정도로 이온주입을 한다. 그다음 상기 이온주입시 마스크로 사용된 감광물질을 제거하고 1000℃-1200℃의 산소 및 질소 분위기 내에서 상기 이온주입된 불순물들을 활성화하고 확산시켜 깊이가 약2.5㎛의 N형 제1 기판영역(6), N형 제3 기판영역(7), N형 제4 기판영역(8)을 제1aa도와 같이 형성한다.
그다음 기판(1) 상부의 산화막층(2)을 모두 제거한 후 기판표면 전면에 두께 500Å정도의 산화막층(9)을 형성한다. 상기 산화막층(9)의 상부에는 통상의 저압 CVD(Low Pressure Chemical Vapor Deposition)방법으로 Si3N4의 질화막층(10)을 두께 1500Å정도로 형성한다.
상기 산화막층(9)과 질화막층(10)으로 구성되는 마스킹층은 이후 산화 공정에 대해 상기 마스킹층 하부의 기판(1)표면의 실리콘의 산화를 방지하는 역할을 한다.
그다음 소자분리 산화막이 형성될 영역의 질화막을 통상의 사진식각 방법으로 제거하고 제1기판영역과 제3기판영역 및 제4기판영역 상부에 감광 물질의 이온 주입 마스크를 형성한다. 그다음 소자간의 전기적 격리를 위하여 제1, 제3 및 제4 기판(6)(7)(8)이외의 질화막(10)이 제거된 영역에 붕소등의 3가 불순물 원소를 30KeV정도의 에너지로 도우즈는 1012-1014ions/㎠로 하여 이온 주입한후 상기 감광물질을 제거하고 통상의 열처리 공정으로 제1ab도 및 제1bb도와 같이 소자 분리 산화막(11)을 형성한다. 이때 산화 공정에 있어서는 마스킹층(9)(10)하부의 실리콘 기판 표면으로 산화막은 성장되지 않고 상기 마스킹층(9)(10)으로 보호되지 않은 영역의 실리콘 기판에 산화막이 성장하게 된다.
또한 상기 주입된 붕소등 3가 이온들이 활성화되어 제1ab도 및 제1bb도와 같이 소자들간의 채널 형성을 방지하는 고농도 P형의 채널 스토퍼 영역(Channel Stopper)(12)이 형성된다.
상기와 같이 소자분리 산화막(11)을 성장하고 나서 마스크의 사용없이 통상의 질화막 에칭방법을 사용하여 질화막층(10)을 제거한 후 기판 표면 정제를 하기 위한 열처리 희생산화 공정을 진행하여 550Å정도의 희생 산화막층(Sacrificial Oxide)을 형성한다.
그다음 수동소자인 MOS캐패시터의 형성을 위하여 MOS캐패시터부위(101)를 제외한 나머지 기판영역에 감광물질을 형성하고 이 감광물질을 이온 주입 마스크로 하여 비소(As)등 5가 불순물 원소를 도우즈 1015-1016ions/㎠정도로 이온 주입을 한 후 상기 감광물질을 제거한다.
그다음 기판 상부의 희생산화막을 마스크의 사용없이 에칭해 내면 소자분리 산화막(11)은 상기 희생산화막의 두께만큼 에칭된 새로운 산화막층이 되고 소자분리 산화막층(11)이 형성되어 있지 않는 나머지 부분의 기판은 노출이 된다.
그다음 노출된 기판에 다시 MOS트랜지스터의 게이트 절연막 및 캐패시터의 유전체층 형성을 위한 산화막층(13)을 200-500Å정도의 두께로 통상의 열처리 산화방법으로 제1ac도 및 제1bc도와 같이 형성한다. 이때 상기에서 MOS캐패시터영역에 이온 주입된 비소등의 5가 이온은 활성화되어 제1bc도에 도시한 바와같이 MOS캐패시터 전극 영역(14)을 형성하게 된다.
그다음 NMOS트랜지스터와 PMOS트랜지스터의 드레쉬홀드전압(Threshold Voltage)들을 0.8볼트 정도로 조절하기 위하여 제1ac 및 bc와 같이 실리콘 기판 전면에 붕소등의 3가 불순물 원소를 30KeV정도의 저에너지로 도우즈 1011-1013ions/㎠정도로 이온 주입을 한다.
그다음 모오스 트랜지스터들의 게이트전극 물질과 연결 소자물질 그리고 캐패시터의 유전체 상부에 일정 면적을 지닌 전극판 물질로 이용될 제1다결정 실리콘층(15)을 두께 4000Å정도로 통상의 저압 CVD방법에 의해 실리콘 전표면에 형성시킨후 제1다결정 실리콘층(15)의 저항을 낮추기 위하여 통상의 방법에 의해 인 등의 5가 불순물 원소를 침투시킨다.
예를들면 900℃에서 POC13을 사용하여 제1다결성 실리콘의 저항을 200Ω/ㅁ 정도로 되게 한다.
그다음 제1(ad)도 및 제1(bd)도에 나타낸 바와같이 PMOS트랜지스터의 게이트인 다결정 실리콘 영역(105), NMOS트랜지스터의 게이트인 다결정 실리콘 영역(106), 캐패시터 유전체층 상부 전극판영역의 다결정 실리콘 영역(107), 연결소자 영역의 다결정 실리콘 영역 즉 이후 공정에서 제2다결정 실리콘과 접속할 부위의 제1다결정 실리콘 영역(108)들을 형성시키기 위하여 상기 영역 상부에 감광물질(16)을 도포하고 나머지 영역의 제1다결정 실리콘을 통상의 식각 방법으로 제거한 후 상기 감광물질(16)을 제거한다.
그다음 제1ae도 및 제1be도와 같이 900℃정도의 온도에서 통상의 방법에 의하여 열처리 산화공정을 진행하여 500Å정도의 산화막층(17)을 기판의 전표면 상부에 형성시키고 실리콘 기판 전표면 상부에 통상의 저압 CVD방법으로 질화막층(18)을 1000Å정도의 두께로 형성한다. 이때 상기 열산화 공정시 제1다결정 실리콘층(15) 상부에 성장된 산화막(17)만큼 상기 산화막층(13)은 더 두꺼워짐을 잘 알수 있을 것이다.
상기 산화막층(17)과 질화막층(18)으로 구성되는 마스킹 층은 이후 NPN트랜지스터들의 베이스 형성 공정에 대해 선택적으로 붕소등의 3가 불순물들이 주입되도록 하는 마스크 역할과 이후 산화공정에 대해 상기 마스킹층 하부의 기판 표면의 실리콘의 산화를 방지하는 역할을 동시에 한다.
그다음 상기 NPN트랜지스터 비활성 베이스가 형성될 영역(109)(110)을 제외한 마스킹층(17)(18)의 상부에 감광물질(19)의 마스크를 형성하고 마스크 되지 않은 노출된 질화막층(18)을 제거한 후 감광물질(19)을 제거한다.
그다음 제1af도 및 제1bf도와 같이 NPN트랜지스터의 베이스 형성을 위한 감광물질의 마스크(20)을 형성하고 노출된 산화막층(13)을 식각한 후 붕소등의 3가 불순물 원소를 에너지를 35KeV정도로 도우즈를 1×1014-5×1014ions/㎠정도로 이온 주입을 한다.
그다음 통상의 방법으로 감광물질(20)을 제거하고 상기 질화막층(18)을 산화 방지 마스크로 하여 산화 공정을 하면 제1ag도 및 제1bg도와 같이 두께 2000-3000Å정도의 산화막층(22)이 상기 식각에 의해 노출된 실리콘 표면에 형성되며 이때 비활성 베이스 영역내에 주입된 붕소등의 3가 불순물들(21)이 동시에 활성화되며 수직 및 수평으로 확산되어 비활성 베이스 영역(23)이 형성된다.
이 수평확산은 이후 형성되는 활성 베이스 영역과 연결되는 비교적 저농도의 연결(Link-up)영역(111)역할을 하게 된다.
그다음 통상의 질화막 식각 방법으로 질화막층(18)을 제거하고 상기 질화막층 하부의 산화막층(13) 및 제1다결정 실리콘 상부의 얇은 산화막층(17)을 식각한 후 NPN트랜지스터의 활성 베이스 형성을 위한 감광물질의 마스크를 형성하고, 붕소등의 3가 불순물을 에너지는 50KeV, 도우즈는 3×1013ions/㎠로 이온 주입하여 제3 및 제4 기판영역 상부에 형성되는 NPN트랜지스터의 저농도의 활성 베이스 영역(24)을 형성한다. 이때 상기에서는 NPN트랜지스터 영역의 질화막층과 산화막층을 제거한 후 이온주입을 하였으나 질화막층과 산화막층을 식각하지 않고 이 절연막들을 통과시킬 수 있는 고에너지로 붕소등의 3가 불순물 원소들을 주입하여 활성 베이스 영역을 형성할 수도 있다는 것을 쉽게 이해할 수 있을 것이다.
그다음 상기 감광물질을 제거한 후 기판 상부 전 표면에 인등의 5가 불순물 원소를 도우즈 1012-1013ions/㎠의 30KeV정도의 에너지로 이온 주입을 하여 저농도 도우프 드레인(LDD) 유형의 NMOS트랜지스터의 소오스 및 드레인 영역(25a) 및 저농도 n형 영역(25b)(25c)등이 형성되도록 하면 제1ah도 및 제1bh도와 같게 된다.
그다음 900℃정도의 온도에서 통상의 방법에 의해 열처리 산화공정을 진행하여 500Å정도의 산화막층(26)을 형성하고 실리콘 기판 전 표면 상부에 제1ai도 및 제1bi도와 같이 통상의 CVD공법의 산화막층(27)을 형성한 후 상기 산화막층(26)과 CVD산화막층(27)을 통상의 건식 식각 방법으로 식각하여 제1aj도 및 제1bj도와 같이 상기 제1다결정 실리콘의 측벽에 산화막 스페이서(Spacer)(28a)(28b)(28c)(28d)을 형성한다.
상기 산화막 스페이서(28a)(28b)(28c)(28d)들중 제2 기판영역의 NMOS트랜지스터 게이트 측벽의 산화막 스페이서(28b)에 의해 LDD구조의 NMOS트랜지스터가 형성될 수 있다.
그다음 제1ak도 및 제1bk도와 같이 실리콘 기판 표면 상부에 감광물질(29)을 형성하고 비소등의 5가 불순물 원소를 도우즈 1014-1016ions/㎠의 40-80KeV정도의 에너지로 이온 주입하여 PMOS트랜지스터의 제1기판영역의 접속영역(30), NMOS트랜지스터의 고농도 소오스 및 드레인 영역(31), 다결정 실리콘 에미터 접속형 NPN트랜지스터의 에미터영역(32) 및 제3기판영역의 콜렉터 접속영역(33), 금속에미터 접속형 NPN트랜지스터의 에미터영역(34) 및 제4기판영역의 콜렉터 접속영역(35), 저항의 하부영역(36)을 형성한 후 상기 감광물질(29)을 제거한다.
그다음 제1al도 및 제1bl도와 같이 기판 표면 상부에 감광물질(37)을 형성하고 붕소등의 3가 불순물을 도우즈 1015-1016ions/㎠의 30KeV정도의 저에너지로 주입을 하여 PMOS트랜지스터의 소오스 및 드레인 영역(38), NMOS트랜지스터의 제2 기판영역의 접속영역(39)을 형성하고 상기 감광물질(37)을 제거한다.
그다음 실리콘 전표면 상부에 제1am도 및 제1bm도에 나타나 있는 바와같이 통상의 CVD방법으로 산화막층(40)을 형성한다.
그다음 상기 산화막층(40) 상부 전면에 감광물질(41)을 도포하고 다결정 실리콘 에미터 접속형 NPN트랜지스터의 에미터영역(42)과 저항 부위의 버팅콘택(Butting Contacr)(43), 제1다결정 실리콘과 제2다결정 실리콘의 콘택부의(44)를 통상의 사진식각 방법에 의해 형성한다. 이때 식각 시간을 조절하여 20%정도의 오버 에치(over etch)를 한다. 이때 CVD산화막층은 열적으로 생성된 산화막에 비해 식각 속도가 커서 식각 조절에 도움을 주게 된다.
그다음 상기 감광물질(41)을 제거한 후, 통상의 열처리방법으로 CVD산화막층의 막질을 조밀하게 재정렬(Densification)하게 한다.
그다음 다결정 실리콘 에미터 접속 전극물질과 다결정 실리콘물질을 이용한 수동소자인 저항소자 및 연결역할물질로 사용하기 위하여 제2다결정 실리콘층(45)을 실리콘기판 전표면에 통상의 방법에 의하여 형성시킨다.
그다음 제1an도 및 제1bn도에 나타난 바와같이 다결정 실리콘 에미터 접속형 NPN트랜지스터의 다결정 실리콘 영역(114)과 버팅콘택(Butting Contact)영역 및 GΩ/ㅁ 단위의 저항소자 영역의 제2다결정 실리콘영역(116), 2차 다결정 실리콘층을 이용한 수백 Ω/ㅁ 저항 소자영역(118), 제1다결정 실리콘과 연결하기 위한 제2다결정 실리콘 부분(120)만의 다결정 실리콘층을 남게하기 위하여 감광물질(46)을 형성시키고, 다결정 실리콘층을 통상의 식각방법에 의해 제거한 후 상기 감광물질(46)을 통상의 방법으로 제거한다.
그다음 다결정 실리콘 물질로 만들어진 수동소자의 전기적 특성크기를 선택적으로 조절하기 위하여 감광물질을 형성시켜서 GΩ/ㅁ 정도의 저항영역(122)부분이 보호되도록 마스킹하고 버팅콘택부, 제1다결정 실리콘과 제2실리콘의 연결부위, 다결정 실리콘 에미터영역에 면저항을 수백 Ω/ㅁ 정도로 얻도록 비소등의 5가 불순물을 적당한 도우즈량으로 주입을 하고나서, 상기 감광물질을 통상의 방법에 의해 제거한다.
그다음 실리콘 전표면 상부에 통상의 CVD산화막층(47) 및 통상의 PSG막(48)을 얹고 그리고 열처리 공정을 진행하여 상기 영역(30)(31)(32)(33)(34)(35)(38)(39)들에 주입된 불순물을 활성화 및 상기 산화막층(47)의 결집화와 실리콘 표면평탄화를 이룬다.
그다음 제1ao도 및 제1bo도와 같이 기판전면에 감광물질(49)을 형성한 후 통상의 사진식각 방법으로 PMOS트랜지스터 제1기판의 접속영역창(124)과 소오스 및 드레인 영역창(125), NMOS트랜지스터의 소오스 및 드레인 영역창(126)과 제2기판의 접속영역창(127)과 다결정 실리콘 에미터 접속형 바이폴라 NPN트랜지스터의 베이스 접속영역창(129)과 에미터 접속영역창(128) 및 콜렉터 접속영역창, 그리고 금속 에미터 접속형 NPN트랜지스터의 에미터 접속영역창(131)과 베이스 접속영역창(132) 및 콜렉터 접속영역창(133)캐패시터의 전극영역창(134)(135), 저항 영역의 접속창(136)(137)(138), 제1다결정 실리콘과 제2다결정 실리콘의 접속영역창(139)들을 뚫어준다.
그후 상기 감광물질(49)을 제거하고 금속층(50)을 통상의 방법으로 진공증착하여 형성시킨 후 감광물질을 형성하고 금속층(50)을 식각하면 제1ap도 및 제1bp도와 같이 PMOS트랜지스터의 제1기판 접속전극(140)과 소오스 및 드레인 전극(141), NMOS트랜지스터의 소오스 및 드레인 전극(142)과 제2기판의 접속전극(143), 다결정 실리콘 에미터 접속형 바이폴라 NPN트랜지스터의 에미터 전극(144)과 베이스 전극(145) 및 제3기판 콜렉터 전극(146), 그리고 금속에미터 접속형 바이폴라 NPN트랜지스터의 에미터전극(147), 베이스전극(148), 제4기판 콜렉터전극(149), MOS캐패시터의 전극(150)(151), GΩ/ㅁ 및 수백 Ω/ㅁ 단위의 저항 영역의 전극(152)(153)(154), 제1다결정 실리콘과 제2다결정 실리콘의 접속부위의 전극(155)들을 형성한후 상기 감광물질을 통상의 방법에 의하여 제거한다.
상기와 같이 전극물질상의 감광물질을 제거한후 상기 반도체 장치를 보호하기 위한 보호막층(51)을 형성한다.
제2도는 상기와 같은 제조공정을 거쳐 형성되어 완성된 바이씨모오스 장치의 최종 단면도로서, 영역 a는 PMOS트랜지스터 영역이고, 영역 b는 LDD구조의 NMOS트랜지스터 영역이며, 영역 c는 자기정합 구조를 갖는 다결정 실리콘 에미터 접속형 NPN트랜지스터 영역이고, 영역 d는 자기정합 구조를 갖는 금속에미터 접속형 NPN트랜지스터 영역이며, 영역 e는 MOS캐패시터영역이고, 영역 f는 GΩ/ㅁ 정도의 고저항을 갖는 다결정 실리콘 저항영역이며, 영역 g는 버팅콘택 영역이고, 영역 h는 수백 Ω/ㅁ 정도의 저항을 갖는 다결정 실리콘 저항영역이며, 영역 i는 1차 다결정 실리콘층과 2차 다결정 실리콘영역을 접속시키는 접속영역이다.
제3도는 본 발명에 따른 다른 실시예의 능동소자 부분을 나타낸 최종 단면도이다.
상기 제1aa-(ap)도의 실시예에서는 3중 확산 구조에 준한 본 발명의 한 실시예가 설명되었으나 본 발명은 제3도에 도시한 바와같은 매몰층(Buried Layer)과 에피택셜층(Epitaxial Layer)를 갖는 표준 바이폴라 트랜지스터의 구조를 갖는 바이씨모오스 구조의 형성에도 적합하다.
제3도에 도시한 바와같은 바이씨모오스 구조는 저농도의 제1도전형의 단결정 실리콘 기판(61)상에 제2도전형의 매몰층(62)(63)(64)을 형성한 후 기판 표면 전면에 고농도의 제1도전형의 에피택셜층(65)을 형성한다.
그다음 제1도전형의 채널을 갖는 제1모오스 트랜지스터를 형성하는 제1기판영역(66)과 제1 및 제2바이폴라 트랜지스터를 형성하는 제2 및 제3기판영역(67)(68)을 상기 제2도전형의 매몰층(62)(63)(64)상에 형성한다.
그다음 제1ab-(ap)도와 같은 공정을 순차적으로 행하면 제3도에 도시한 바와같이 P채널 전계효과 트랜지스터와 N채널 전계효과 트랜지스터와 다결정 실리콘 에미터 접속형 바이폴라 트랜지스터와 금속 에미터 접속형 바이폴라 트랜지스터를 구비한 바이씨 모오스 반도체 장치를 제조할 수 있다. 실제로<100>방향의 0.006-0.1Ω·㎝정도의 P형 단결정 실리콘 기판상에 고농도 N형의 매몰층을 형성하고 약5Ω·㎝정도의 P형 에피택셜층을 성장시킨 후 N형의 제1기판영역과 제3기판영역 및 제4기판영역을 형성한 후 제1(ab)-(ap)도의 공정을 순차적으로 행하여 상기 제3도와 같은 바이씨모오스 반도체 장치를 제조할 수 있다.
제4ak-(ap)도는 본 발명에 따른 또 다른 실시예의 제조 공정도이다.
먼저 제1도와 같은 P형 단결정 실리콘기판 또는 제3도와 같이 저농도 P형 단결정 실리콘기판 위에 고농도 P형 에피택셜층이 형성된 기판상에 제1aa도의 공정에서 제1ag도까지의 공정과 동일한 공정을 행한다.
그 다음 상기 질화막층(18)과 질화막층 하부의 산화막층(13) 및 제1다결정 실리콘 상부의 산화막층(17)을 제거하여 소정부위의 기판을 노출되게 한 후 NPN트랜지스터의 활성 베이스영역을 형성하기 위한 감광물질의 마스크를 형성한 후 소정노출된 기판부위에 붕소 등 3가 불순물을 이온주입하여 제3 및 제4기판영역 상부에 형성되는 NPN트랜지스터의 저농도의 활성 베이스영역(24)을 형성한 후 상기 감광물질을 제거한다.
그 다음 제4(k)도와 같이 실리콘기판 표면 상부에 감광물질(29)을 형성하고 비소 등의 5가 불순물 원소를 도우즈 1014-1016ions/㎠의 40-80KeV 정도의 에너지로 이온주입하여 PMOS트랜지스터의 제1기판영역의 접속영역(30), NMOS트랜지스터의 소오스 및 드레인영역(31), 다결정 실리콘 에미터 접속형 NPN트랜지스터의 에미터영역(32) 및 제3기판영역의 콜렉터접속영역(33), 금속에미터 접속형 NPN 트랜지스터의 에미터영역(34) 및 제4기판영역의 콜렉터접속영역(35)을 형성한 후 상기 감광물질(29)을 제거한다.
그 다음 도시한 바와 같이 행해지는 제4(l)도의 공정으로부터 이후 공정은 제1(l)도 및 그 이후의 공정과 동일하며 제4(k)-(p)도 공정의 모든 도면은 제1(ak)-(ap)도의 공정과 동일 공정에 의해 이루어지는 것에 대해 제1(ak)-(ap)도와 동일한 부호를 사용하였다.
제4k-(p)도에서는 본 발명의 바이씨모오스 트랜지스터의 능동소자부분을 나타내었으며 도시하지 않은 수동소자부분은 상기 공정과 동일한 공정으로 제1(bk)-(bp)도에 나타낸 바와 같이 형성할 수 있다.
상기와 같은 공정을 통해 이루어지는 바이씨모오스장치는 제2도 및 제3도에 도시한 실시예와는 달리 LDD구조의 NMOS트랜지스터 대신 통상적인 NMOS트랜지스터를 구비한 바이씨모오스장치가 된다.
상술한 바와 같은 본 발명은 바이씨모오스 반도체장치에서 고집적, 고성능 모오스 트랜지스터를 구현하고 이와 양립한 고성능의 메칭 특성이 뛰어난 고정밀 바이폴라 트랜지스터를 NMOS형성시에 동시에 실현시켜 정밀 아날로그 회로에 사용할 수 있도록 하였다.
또한 본 발명은 고속 디지탈에 특히 적합한 에미터면적이 작은 다결정 실리콘에미터접속 NPN트랜지스터 및 정밀 아날로그 및 고부하 구동에 특히 적합한 금속에미터접속 NPN트랜지스터를 적합하게 배치하고 아날로그모오스 회로에 특히 고품질 모오스캐패시터 및 각종 회로에 필요한 바이어스 및 부하에 필요한 다결정 실리콘저항 등을 최적화하여 집적시키고 이들의 상호 연결관계를 편리하게 접속함으로써, 종래의 기술로는 구현하기 어려웠던 고성능 논리회로, 메모리 등의 고성능 디지탈 VLSI회로 및 데이타변환기(Data Converter), 스위치된 캐피시터회로(Switched Capacitor Circuit) 등 아날로그 VLSI회로 혹은 그 양자의 복합회로가 최적화되어 구현될 수 있다.
또한 본 발명은 공정이 복잡하지 않으면서 자기 정합되는 얕은 베이스를 형성할 수 있으므로 소자의 크기를 축소(Scaling down)하기가 용이한 이점이 있다.
Claims (8)
- 제1도 전형의 실리콘기판상에 제1 및 제2모오스 전계효과 트랜지스터와 제1 및 제2바이폴라 트랜지스터를 구비하는 반도체장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법. (a) 상기 기판상의 소정부분에 제1모오스 전계효과 트랜지스터가 형성될 제1기판영역과 제1 및 제2바이폴라 트랜지스터가 형성될 제3 및 제4기판영역을 형성하기 위해 제2도 전형의 이온주입을 하고 상기 이온주입된 영역을 활성화하는 공정, (b) 상기 기판상에 상기 소자들간의 분리를 위하여 상기 각 소자형성영역을 제외한 소정의 상기 영역들 사이에 형성하는 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하는 공정, (c) 상기 기판 상부에 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 산화막층을 형성하는 공정, (d) 상기 제1 및 제2기판영역의 게이트산화막 상부에 도핑된 다결정 실리콘으로 제1 및 제2모오스 전계효과 트랜지스터의 게이트를 형성하는 공정, (e) 상기 기판 전면에 마스킹을 위한 질화막층을 형성하고 제3 및 제4기판영역의 소정부위의 질화막층을 제거하는 공정, (f) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 비활성 베이스영역을 형성하기 위하여 소정영역의 산화막층을 에칭한 후 제1도 전형의 이온주입을 하는 공정, (g) 상기 질화막층을 마스크로 하여 상기 제3 및 제4기판영역에 산화막층을 형성하는 공정, (h) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 활성 베이스영역을 형성하기 위하여 소정영역에 제1도 전형의 이온주입을 하는 공정, (i) 제2모오스 트랜지스터의 저농도 드레인 및 소오스영역을 형성하기 위하여 제2도 전형의 이온주입을 하는 공정, (j) 상기 기판 전면에 산화막층을 형성하고 별도의 마스크 없이 산화막층을 에칭하여 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 측벽에 산화막 스페이서를 형성하는 공정, (k) 제1기판영역의 제1모오스 전계효과 트랜지스터의 기판접속영역과 제3 및 제4기판영역의 콜렉터접속영역과 제2바이폴라 트랜지스터의 에미터영역과 제2모오스 전계효과 트랜지스터의 고농도 드레인 및 소오스영역과 제1 및 제2바이폴라 트랜지스터의 콜렉터접속영역을 형성하기 위하여 제2도 전형의 이온주입을 하는 공정, (l) 제1기판영역의 제1모오스 전계효과 트랜지스터의 드레인 및 소오스영역과 제2기판영역의 제2모오스 전계효과 트랜지스터의 기판접속영역을 형성하기 위하여 제1도 전형의 이온주입을 하는 공정, (m) 상기 기판 전면에 산화막층을 형성하고 제1바이폴라 트랜지스터의 에미터접속창을 형성하는 공정, (n) 상기 제3기판영역 상부에 제2다결정 실리콘으로 제1바이폴라 트랜지스터의 에미터접속부를 형성하는 공정, (o) 제1 및 제2모오스 전계효과 트랜지스터의 소오스 및 드레인영역과, 제1 및 제2바이폴라 트랜지스터의 에미터영역, 베이스영역 및 콜렉터영역과, 제1 및 제2모오스 전계효과 트랜지스터의 기판접속영역과의 접속을 위한 창들을 형성하는 공정, (p) 상기 창들을 통해 도체층에 접속하는 공정, (q) 보호막층을 상기 기판 전면에 도포하고 도선용접을 위한 패드를 노출하는 공정.
- 제1항에 있어서, 상기 (b)공정에서 상기 각 소자영역들과 같이 캐패시터영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하고, 상기 (b)공정 후 캐패시터영역에 캐패시터의 하부 전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트산화막 형성과 동시에 상기 캐패시켜 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 다결정 실리콘게이트 형성과 동시에 상기 캐패시켜 유전체층상에 캐패시켜 상부 전극을 형성하며, 상기 (o)공정에서 각 영역의 접속창 형성과 동시에 캐패시켜 영역의 접속창을 형성하고, 상기 (p)공정시 상기 캐패시켜 전극접속창을 통해 도체층에 접속하며, 상기 (q)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제1항에 있어서, 상기 (b)공정에서 상기 각 소자영역들과 같이 저항영역의 기판접속부위가 형성될 영역을 제외한 소정의 사이 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하고, 상기 (k)공정에서 상기 각 소자영역의 이온주입과 동시에 상기 저항의 기판접속영역 하부에 이온주입 영역을 형성하며, 상기 (m)공정에서 상기 제1바이폴라 트랜지스터의 에미터접속 영역 형성을 위해 창을 형성함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하고, 상기 (n)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘에미터접속부 형성과 동시에 저항영역의 고정항 부위와 버팅콘택부위와 저저항 부위를 형성하며, 상기 (n)공정 후 상기 저항영역의 버팅콘택부와 저저항부에 제2도 전형의 이온주입을 하고, 상기 (o)공정에서 각 영역의 접속창 형성과 동시에 저항영역의 접속창을 형성하며, 상기 (p)공정시 상기 저항영역의 접속창을 통해 도체층에 접속하고, 상기 (q)공정시 보호막층을 도포하고 도선용 칩을 위한 패드를 노출함을 특징으로 하는 방법.
- 제1항에 있어서, 상기 (b)공정에서 상기 각 소자영역들과 같이 캐패시터영역과 저항영역의 기판접속부위가 형성될 영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하고, 상기 (b)공정 후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 형성과 동시에 상기 캐패시터 유전체층상에 캐패시터 상부 전극을 형성하며, 상기 (k)공정에서 상기 각 소자영역의 이온주입과 동시에 상기 저항의 기판접속영역 하부에 이온주입영역을 형성하고 상기 (m)공정에서 상기 제1바이폴라 트랜지스터의 에미터접속영역 형성을 위해 창을 형성함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하며, 상기 (n)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘에미터접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택부와 저저항 부위를 형성하고, 상기 (n)공정 후 상기 저항영역의 버팅콘택부와 저저항부에 있는 제2도 전형의 이온주입을 하며, 상기 (o)공정에서 각 영역의 접속창 형성과 동시에 캐패시터영역의 접속창과 저항영역의 접속창을 형성하고, 상기 (p)공정시 상기 캐패시터 접속창과 저항영역의 접속창을 통해 도체층에 접속하며 상기 (q)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제1도 전형의 실리콘기판상에 제1 및 제2모오스 전계효과 트랜지스터와 제1 및 제2바이폴라 트랜지스터를 구비하는 반도체장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 반도체장치의 제조방법. (a) 상기 기판상의 소정부분에 제1모오스 전계효과 트랜지스터가 형성될 제1기판영역과 제1 및 제2바이폴라 트랜지스터가 형성될 제3 및 제4기판영역을 형성하기 위해 제2도 전형의 이온주입을 하고 상기 이온주입된 영역을 활성화하는 공정, (b) 상기 기판상에 상기 소자들간의 분리를 위하여 상기 각 소자형성영역을 제외한 소정의 상기 영역들 사이에 형성하는 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하는 공정, (c) 상기 기판 상부에 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트 산화막층을 형성하는 공정, (d) 상기 제1 및 제2기판영역의 게이트산화막 상부에 도핑된 다결정 실리콘으로 제1 및 제2모오스 전계효과 트랜지스터의 게이트를 형성하는 공정, (e) 기판영역의 소정부위의 질화막층을 제거하는 공정, (f) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 비활성 베이스영역을 형성하기 위하여 소정영역의 산화막층을 에칭한 후 제1도 전형의 이온주입을 하는 공정, (g) 상기 질화막층을 마스크로 하여 상기 제3 및 제4기판영역에 산화막층을 형성하는 공정, (h) 상기 제3 및 제4기판영역에 제1 및 제2바이폴라 트랜지스터의 활성 베이스영역을 형성하기 위하여 소정영역에 제1도 전형의 이온주입을 하는 공정, (i) 제1기판영역의 제1모오스 전계효과 트랜지스터의 기판접속영역과 제3 및 제4기판영역의 콜렉터접속영역과 제2바이폴라 트랜지스터의 에미터영역과 제2모오스 전계효과 트랜지스터의 드레인 및 소오스영역과 제1 및 제2바이폴라 트랜지스터의 콜렉터접속 영역을 형성하기 위하여 제2도 전형의 이온주입을 하는 공정, (j) 제1기판영역의 제1모오스 전계효과 트랜지스터의 드레인 및 소오스영역과 제2기판영역의 제2모오스 전계효과 트랜지스터의 기판접속영역을 형성하기 위하여 제1도 전형의 이온주입을 하는 공정, (k) 상기 기판 전면에 산화막층을 형성하고 제1바이폴라 트랜지스터의 에미터접속창을 형성하는 공정, (l) 상기 제3기판영역 상부에 제2다결정 실리콘으로 제1바이폴라 트랜지스터의 에미터접속부를 형성하는 공정, (m) 제1 및 제2모오스 전계효과 트랜지스터의 소오스 및 드레인영역과, 제1 및 제2바이폴라 트랜지스터의 에미터영역, 베이스영역 및 콜렉터영역과, 제1 및 제2모오스 전계효과 트랜지스터의 기판접속영역과의 접속을 위한 창들을 형성하는 공정, (n) 상기 창들을 통해 도체층에 접속하는 공정, (o) 보호막층을 상기 기판 전면에 도포하고 도선용접을 위한 패드를 노출하는공정.
- 제5항에 있어서, 상기 (b)공정에서 상기 각 소자영역들과 같이 캐패시터영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하고, 상기 (b)공정 후 상기 캐패시터영역에 캐패시터의 하부 전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 다결정 실리콘게이트형성과 동시에 상기 캐패시터 유전체층상에 캐패시켜 상부 전극을 형성하며, 상기 (m)공정에서 각 영역의 접속창 형성과 동시에 캐패시터영역의 접속창을 형성하고, 상기 (n)공정시 상기 캐패시터 전극접속창을 통해 도체층에 접속하며, 상기 (o)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제5항에 있어서, 상기 (b)공정에서 상기 각 소자영역들과 같이 저항영역의 기판접속부위가 형성될 영역을 제외한 소정의 사이 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼 영역을 형성하고, 상기 (i)공정에서 상기 각 소자 영역의 이온주입과 동시에 상기 저항의 기판접속영역 하부에 이온주입영역을 형성하며, 상기 (k)공정에서 상기 제1바이폴라 트랜지스터의 에미터접속영역 형성을 위해 창을 형성함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하고, 상기 (l)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘에미터접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택부위와 저저항 부위를 형성하며, 상기 (l)공정 후 상기 저항영역의 버팅콘택부와 저저항부에 제2도 전형의 이온주입을 하고, 상기 (m)공정에서 각 영역의 접속창 형성과 동시에 저항영역의 접속창을 형성하며, 상기 (n)공정시 상기 저항영역의 접속창을 통해 도체층에 접속하고, 상기 (o)공정시 보호막층을 도포하고 도선용 칩을 위한 패드를 노출함을 특징으로 하는 방법.
- 제5항에 있어서, 상기 (b)공정에서 상기 각 소자영역들과 같이 캐패시터영역과 저항영역의 기판접속부위가 형성될 영역을 제외한 소정의 상기 영역들 사이에 소자분리 산화막층과 소자분리 산화막층 하부에 제1도 전형의 채널스토퍼영역을 형성하고, 상기 (b)공정 후 상기 캐패시터영역에 캐패시터의 하부 전극을 형성하며, 상기 (c)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 게이트산화막 형성과 동시에 상기 캐패시터 하부 전극상에 산화막 유전체층을 형성하고, 상기 (d)공정에서 상기 제1 및 제2모오스 전계효과 트랜지스터의 형성과 동시에 상기 캐패시터 유전체층상에 캐패시터 상부 전극을 형성하며, 상기 (i)공정에서 상기 각 소자영역의 이온주입과 동시에 상기 저항의 기판접속영역 하부에 이온주입영역을 형성하고 상기 (k)공정에서 상기 제1바이폴라 트랜지스터의 에미터접속영역 형성을 위해 창을 형성함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하며, 상기 (l)공정에서 상기 제1바이폴라 트랜지스터의 다결정 실리콘에미터접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택부와 저저항 부위를 형성하고, 상기 (l)공정 후 상기 저항영역의 버팅콘택부와 저저항부에 있는 제2도 전형의 이온주입을 하며, 상기 (m)공정에서 각 영역의 접속창 형성과 동시에 캐패시터영역의 접속창과 저항영역의 접속창을 형성하고, 상기 (n)공정시 상기 캐패시터 접속창과 저항영역의 접속창을 통해 도체층에 접속하며 상기 (o)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
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