JPS61290752A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61290752A JPS61290752A JP60131816A JP13181685A JPS61290752A JP S61290752 A JPS61290752 A JP S61290752A JP 60131816 A JP60131816 A JP 60131816A JP 13181685 A JP13181685 A JP 13181685A JP S61290752 A JPS61290752 A JP S61290752A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000012535 impurity Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000015556 catabolic process Effects 0.000 claims description 36
- 239000004973 liquid crystal related substance Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、ソース領域又はドレイン領域の接合路装置に適用し
て有効な技術に関するものである。
に、ソース領域又はドレイン領域の接合路装置に適用し
て有効な技術に関するものである。
［背景技術］
液晶表示装置、蛍光表示管等の表示装置を駆動する半導
体集積回路装置は、ソース領域又はドレイン領域の接合
耐圧が異なるＭ Ｉ Ｓ ＦＥＴを備えている。一方の
ＭＩＳＦＥＴ（以下、低耐圧ＭＩＳＦＥＴという）は、
主として、内部回路を構成する１５〜２５［Ｖ］程度の
低い接合耐圧を有するものである。他方のＭＩＳＦＥＴ
（以下、高耐圧ＭＩＳＦＥＴという）は、前記表示装
置を駆動する６０［Ｖ］程度の高い接合耐圧を有するも
のである。
体集積回路装置は、ソース領域又はドレイン領域の接合
耐圧が異なるＭ Ｉ Ｓ ＦＥＴを備えている。一方の
ＭＩＳＦＥＴ（以下、低耐圧ＭＩＳＦＥＴという）は、
主として、内部回路を構成する１５〜２５［Ｖ］程度の
低い接合耐圧を有するものである。他方のＭＩＳＦＥＴ
（以下、高耐圧ＭＩＳＦＥＴという）は、前記表示装
置を駆動する６０［Ｖ］程度の高い接合耐圧を有するも
のである。
この高耐圧Ｍ Ｉ Ｓ ＦＥＴの一方の半導体領域（例
えば、ソース領域）には、４０〜６０［Ｖ］程度の高電
圧が印加される。
えば、ソース領域）には、４０〜６０［Ｖ］程度の高電
圧が印加される。
かかる技術における検討の結果、本発明者は、電気的信
頼性に対するマージンを高めるために。
頼性に対するマージンを高めるために。
高耐圧ＭＩＳＦＥＴの接合耐圧をさらに高めることが次
の点から難しいという問題を見出した。
の点から難しいという問題を見出した。
高耐圧Ｍ Ｉ Ｓ ＦＥＴは、半導体基板の不純物濃度
を低くし、ソース領域及びドレイン領域と半導体基板と
のｐｎ接合部での空乏領域の伸びを大きくすることで接
合耐圧を高めることができる。しかしながら、低耐圧Ｍ
ＩＳＦＥＴは、ソース領域とドレイン領域間で空乏領域
が結合し易くなり。
を低くし、ソース領域及びドレイン領域と半導体基板と
のｐｎ接合部での空乏領域の伸びを大きくすることで接
合耐圧を高めることができる。しかしながら、低耐圧Ｍ
ＩＳＦＥＴは、ソース領域とドレイン領域間で空乏領域
が結合し易くなり。
短チヤネル効果によるしきい値電圧（ｖｔｈ）の変動を
生じるにのため、低耐圧ＭＩＳＦＥＴの電気的信頼性を
確保することができないからである。
生じるにのため、低耐圧ＭＩＳＦＥＴの電気的信頼性を
確保することができないからである。
なお、高耐圧Ｍ Ｉ Ｓ ＦＥＴを有する半導体集積回
路装置については、例えば、特願昭５８−１９０７７７
号に記載されている。
路装置については、例えば、特願昭５８−１９０７７７
号に記載されている。
［発明の目的］
本発明の目的は、異なる接合耐圧のＭＩＳＦＥＴを有す
る半導体集積回路装置において、低耐圧ＭＩＳＦＥＴの
電気的信頼性を確保し、かつ、高耐圧ＭＩＳＦＥＴの接
合耐圧を高めることが可能な技術を提供することにある
。
る半導体集積回路装置において、低耐圧ＭＩＳＦＥＴの
電気的信頼性を確保し、かつ、高耐圧ＭＩＳＦＥＴの接
合耐圧を高めることが可能な技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、異なる接合耐圧のＭ Ｉ Ｓ ＦＥＴを有す
る半導体集積回路装置において、低耐圧ＭＩＳＦＥＴを
高い不純物濃度の領域に設け、高耐圧ＭＩＳＦＥＴを低
い不純物濃度の領域に設ける。
る半導体集積回路装置において、低耐圧ＭＩＳＦＥＴを
高い不純物濃度の領域に設け、高耐圧ＭＩＳＦＥＴを低
い不純物濃度の領域に設ける。
これにより、空乏領域の伸びを抑制して短チヤネル効果
を防止できるので、低耐圧Ｍ Ｉ Ｓ ＦＥＴの電気的
信頼性を向上できる。また、空乏領域の伸びを大きくで
きるので、高耐圧ＭＩＳＦＥＴの接合耐圧を高めること
ができる。
を防止できるので、低耐圧Ｍ Ｉ Ｓ ＦＥＴの電気的
信頼性を向上できる。また、空乏領域の伸びを大きくで
きるので、高耐圧ＭＩＳＦＥＴの接合耐圧を高めること
ができる。
以下、本発明の構成嘉；ついて、ｐチャネル低耐圧ＭＩ
ＳＦＥＴとｐチャネル高耐圧ＭＩＳＦＥＴとを有する半
導体集積回路装置に本発明を適用した一実施例とともに
説明する。
ＳＦＥＴとｐチャネル高耐圧ＭＩＳＦＥＴとを有する半
導体集積回路装置に本発明を適用した一実施例とともに
説明する。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例］
本発明の一実施例である半導体集積回路装置の要部断面
図を第１図で示す。なお、哩中、Ｑ ｐ ｓはｐチャネ
ル低耐圧ＭＩＳＦＥＴ領域、ＱＰ２はｐチャネル高耐圧
ＭＩＳＦＥＴ領域、Ｑ ｎ ｓはｎチャネル低耐圧ＭＩ
ＳＦＥＴ領域を示す。
図を第１図で示す。なお、哩中、Ｑ ｐ ｓはｐチャネ
ル低耐圧ＭＩＳＦＥＴ領域、ＱＰ２はｐチャネル高耐圧
ＭＩＳＦＥＴ領域、Ｑ ｎ ｓはｎチャネル低耐圧ＭＩ
ＳＦＥＴ領域を示す。
第１図において、１は単結晶シリコンからなるｎ−型の
半導体基板であり、ｐチャネルＭＩＳＦＥＴを形成する
領域である。
半導体基板であり、ｐチャネルＭＩＳＦＥＴを形成する
領域である。
ＩＡは半導体基板１の主面部に設けられた低不純物濃度
領域であり、高耐圧Ｍ Ｉ Ｓ ＦＥＴを構成するよう
になっている。低不純物濃度領域ＩＡは。
領域であり、高耐圧Ｍ Ｉ Ｓ ＦＥＴを構成するよう
になっている。低不純物濃度領域ＩＡは。
半導体基板１と同等又はそれ以上の不純物濃度、例えば
、５ ＸＩＯ” ［ａシｏｍｓ／ｃ＋ｎ３−］程度の
不純物濃度で構成されている。このように、低不純物濃
度領域ＩＡを設けることにより、高耐圧ＭＩＳＦＥＴの
ソース領域又はドレイン領域から低不純物濃度領域ＩＡ
側に形成される空乏領域の伸びを大きくすることができ
る。
、５ ＸＩＯ” ［ａシｏｍｓ／ｃ＋ｎ３−］程度の
不純物濃度で構成されている。このように、低不純物濃
度領域ＩＡを設けることにより、高耐圧ＭＩＳＦＥＴの
ソース領域又はドレイン領域から低不純物濃度領域ＩＡ
側に形成される空乏領域の伸びを大きくすることができ
る。
１Ｂは前記低不純物濃度領域ＩＡと異なる領域°であっ
て半導体基板１の主面部に設けられた高不純物濃度領域
であり、低耐圧ＭＩＳＦＥＴを構成するようになってい
る。高不純物濃度領域ＩＢは、低不純物濃度領域ＩＡよ
りも高い不純物濃度、例えば、ｌ ＸＩＯ” ’ 〜３
ＸＩＱ” ［ａｔ、ｏｍｓ／ａｍ３コ程度の不純物
濃度で構成されている。このように。
て半導体基板１の主面部に設けられた高不純物濃度領域
であり、低耐圧ＭＩＳＦＥＴを構成するようになってい
る。高不純物濃度領域ＩＢは、低不純物濃度領域ＩＡよ
りも高い不純物濃度、例えば、ｌ ＸＩＯ” ’ 〜３
ＸＩＱ” ［ａｔ、ｏｍｓ／ａｍ３コ程度の不純物
濃度で構成されている。このように。
高不純物濃度領域ＩＢを設けることにより、低耐圧Ｍ
Ｉ Ｓ ＦＥＴのソース領域又はドレイン領域から高不
純物濃度領域ＩＢ側に形成される空乏領域の伸びを小さ
くすることができる。
Ｉ Ｓ ＦＥＴのソース領域又はドレイン領域から高不
純物濃度領域ＩＢ側に形成される空乏領域の伸びを小さ
くすることができる。
前記低不純物濃度領域ＩＡ及び高不純物濃度領域ＩＢは
、Ｍ Ｉ Ｓ ＦＥＴのサイズにもよるが１例えば、半
導体基板１の主面から４〜６［μｍ］程度の深さで構成
すればよい。
、Ｍ Ｉ Ｓ ＦＥＴのサイズにもよるが１例えば、半
導体基板１の主面から４〜６［μｍ］程度の深さで構成
すればよい。
２は半導体基板１の主面部に設けられたＰ−型のウェル
領域であり、ｎチャネルＭ Ｌ Ｓ ＦＥＴを構成する
領域である。
領域であり、ｎチャネルＭ Ｌ Ｓ ＦＥＴを構成する
領域である。
３はフィールド絶縁膜であり、半導体素子形成領域間で
あって、半導体基板１又はウェル領域２の主面上部に設
けられている。４Ａはフィールド絶縁膜、５の下部の半
導体基板１の主面部に設けられたｎ型のチャネルストッ
パ領域である。４Ｂはフィールド絶縁膜３下部のウェル
領域２の主面部に設けられたｐ型のチャネルストッパ領
域である。
あって、半導体基板１又はウェル領域２の主面上部に設
けられている。４Ａはフィールド絶縁膜、５の下部の半
導体基板１の主面部に設けられたｎ型のチャネルストッ
パ領域である。４Ｂはフィールド絶縁膜３下部のウェル
領域２の主面部に設けられたｐ型のチャネルストッパ領
域である。
フィールド絶縁膜３及びチャネルストッパ領域４Ａ、４
Ｂは、半導体素子間を電気的に分離するように構成され
ている。
Ｂは、半導体素子間を電気的に分離するように構成され
ている。
このフィールド絶縁膜３により規定された半導体基板１
及びウェル領域２の主面部に半導体素子が設けられてい
る。
及びウェル領域２の主面部に半導体素子が設けられてい
る。
すなわち、ｐチャネル低耐圧ＭＩＳＦＥＴＱＰ１は、高
不純物濃度領域ＩＢにおいて、ゲート絶縁膜５．ゲート
電極６及びソース領域又はドレイン領域として使用する
一対のＰ＋型の半導体領域７により構成されている。
不純物濃度領域ＩＢにおいて、ゲート絶縁膜５．ゲート
電極６及びソース領域又はドレイン領域として使用する
一対のＰ＋型の半導体領域７により構成されている。
ｐチャネル高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２
は、低不純物濃度領域ＩＡにおいて、ゲート絶縁膜５、
ゲート電極６及びソース領域又はドレイン領域として使
用する一対のｐ型の半導体領域７Ａ、Ｐ”型の半導体領
域７により構成されている。半導体領域７Ａはフィール
ド絶縁膜３の下部の低不純物濃度領域ＩＡの主面部に設
けられており、半導体領域７よりも低い不純物濃度で構
成されている。
は、低不純物濃度領域ＩＡにおいて、ゲート絶縁膜５、
ゲート電極６及びソース領域又はドレイン領域として使
用する一対のｐ型の半導体領域７Ａ、Ｐ”型の半導体領
域７により構成されている。半導体領域７Ａはフィール
ド絶縁膜３の下部の低不純物濃度領域ＩＡの主面部に設
けられており、半導体領域７よりも低い不純物濃度で構
成されている。
ｎチャネル低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｓ
は、ウェル領域２において、ゲート絶縁膜５、ゲート電
極６及びソース領域又はドレイン領域として使用する一
対のｎ゛型の半導体領域８により構成されている。
は、ウェル領域２において、ゲート絶縁膜５、ゲート電
極６及びソース領域又はドレイン領域として使用する一
対のｎ゛型の半導体領域８により構成されている。
前記半導体領域７は、例えば、 １０” ’ ［ａｔ
ｏ＋ｘｓ／ｅｌｌ”コ程度、半導体領域７Ａは、例えば
、１０１７［ａｔ、ｏｍｓ／ ａｍ ” ］程度の不純
物濃度で構成する。
ｏ＋ｘｓ／ｅｌｌ”コ程度、半導体領域７Ａは、例えば
、１０１７［ａｔ、ｏｍｓ／ ａｍ ” ］程度の不純
物濃度で構成する。
このように、半導体基板１の低不純物濃度領域ＩＡに、
高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２を設けたこ
とにより、前述したように、空乏領域の伸びを大きくで
きるので、半導体領域７，７Ａと低不純物濃度領域ＩＡ
とのｐｎ接合耐圧を高めることができる。
高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２を設けたこ
とにより、前述したように、空乏領域の伸びを大きくで
きるので、半導体領域７，７Ａと低不純物濃度領域ＩＡ
とのｐｎ接合耐圧を高めることができる。
また、半導体基板１の高不純物濃度領域ＩＢに、低耐圧
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＋を設けたことによ
り、前述したように、空乏領域の伸びを小さくでき。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＋を設けたことによ
り、前述したように、空乏領域の伸びを小さくでき。
短チヤネル効果を抑制できるので、電気的信頼性を向上
できる。
できる。
９は半導体素子を覆う絶縁膜、９Ａは所定の半導体領域
７，８の上部の絶縁膜５，９を除去して設けられた接続
孔、１０は接続孔９Ａを通して半導体領域７，８と接続
され絶縁膜９上部に設けられた導電層である。
７，８の上部の絶縁膜５，９を除去して設けられた接続
孔、１０は接続孔９Ａを通して半導体領域７，８と接続
され絶縁膜９上部に設けられた導電層である。
このように構成される半導体集積回路装置、特に、低不
純物濃度領域ＩＡと高不純物濃度領域ｌＢは、次のよう
な工程で形成することができる。
純物濃度領域ＩＡと高不純物濃度領域ｌＢは、次のよう
な工程で形成することができる。
まず、半導体基板１の主面部全面に、低不純物濃度領域
を形成するリン又はヒ、素の不純物を導入する。この後
、フォトレジスト膜等の不純物導入用マスクを形成し、
高不純物濃度領域の半導体基板１の主面部にリン又はヒ
素の不純物をさらに導入する。
を形成するリン又はヒ、素の不純物を導入する。この後
、フォトレジスト膜等の不純物導入用マスクを形成し、
高不純物濃度領域の半導体基板１の主面部にリン又はヒ
素の不純物をさらに導入する。
そして、これら導入された不純物に引き伸し拡散を施し
、不純物が一度導入された部分に低不純物濃度領域ＩＡ
を形成し、不純物が二度導入された部分に高不純物濃度
領域ＩＢを形成する。なお、本実施例では、ウェル領域
２を設けているので、このウェル領域２の引き、伸し拡
散と同一工程で前記不純物の引き伸し拡散を施す。また
、低不純物濃度領域ＬＡは、不純物を導入しないで、半
導体基板ｌの不純物濃度を予じめ所定の値いにしておい
てもよい。
、不純物が一度導入された部分に低不純物濃度領域ＩＡ
を形成し、不純物が二度導入された部分に高不純物濃度
領域ＩＢを形成する。なお、本実施例では、ウェル領域
２を設けているので、このウェル領域２の引き、伸し拡
散と同一工程で前記不純物の引き伸し拡散を施す。また
、低不純物濃度領域ＬＡは、不純物を導入しないで、半
導体基板ｌの不純物濃度を予じめ所定の値いにしておい
てもよい。
この後１通常の製造工程により、低耐圧ＭＩＳＦＥＴＱ
ｐ＋ ｌ Ｑｒｚ及び高耐圧Ｍ Ｉ Ｓ ＦＥＴＱｐ２
を形成し、導電層１０を形成することにより、半導体集
積回路装置は完成する。
ｐ＋ ｌ Ｑｒｚ及び高耐圧Ｍ Ｉ Ｓ ＦＥＴＱｐ２
を形成し、導電層１０を形成することにより、半導体集
積回路装置は完成する。
また、本実施例は、ｐチャネル低耐圧ＭＩＳＦＥＴＱＰ
Ｉと高耐圧Ｍ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２とを有
する半導体集積回路装置に本発明を適用したものである
が、ｎチャネル低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥ
Ｔとを有する半導体集積回路装置に本発明を適用しても
よい。
Ｉと高耐圧Ｍ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２とを有
する半導体集積回路装置に本発明を適用したものである
が、ｎチャネル低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥ
Ｔとを有する半導体集積回路装置に本発明を適用しても
よい。
また、本発明は、オフセット構造の高耐圧ＭＩＳＦＥＴ
を有する半導体集積回路装置に適用してもよい。
を有する半導体集積回路装置に適用してもよい。
また１本発明は、ウェル領域２内に、低不純物濃度領域
と高不純物濃度領域とを設けてもよい。
と高不純物濃度領域とを設けてもよい。
［効果］
以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）異なる接合耐圧のＭＩＳＦＥＴを有する半導体集
積回路装置において、低耐圧ＭＩＳＦＥＴを高い不純物
濃度の領域に設けたことにより、空乏領域の伸びを抑制
して短チヤネル効果を防止できるので、低耐圧ＭＩＳＦ
ＥＴの電気的信頼性を確保できる。
積回路装置において、低耐圧ＭＩＳＦＥＴを高い不純物
濃度の領域に設けたことにより、空乏領域の伸びを抑制
して短チヤネル効果を防止できるので、低耐圧ＭＩＳＦ
ＥＴの電気的信頼性を確保できる。
（２）異なる接合耐圧のＭＩＳＦＥＴを有する半導体集
積回路装置において、高耐圧Ｍ Ｉ Ｓ ＦＥＴを低い
不純物濃度の領域に設けたことにより、空乏領域の伸び
を大きくできるので、高耐圧ＭＩＳＦＥＴの接合耐圧を
高めることができる。
積回路装置において、高耐圧Ｍ Ｉ Ｓ ＦＥＴを低い
不純物濃度の領域に設けたことにより、空乏領域の伸び
を大きくできるので、高耐圧ＭＩＳＦＥＴの接合耐圧を
高めることができる。
（３）前記（１）及び（２）により、半導体集積回路装
置において、低耐圧Ｍ Ｉ Ｓ ＦＥＴの電気的信頼性
を確保し、かつ、高耐圧Ｍ Ｉ Ｓ ＦＥＴの接合耐圧
を高めることができる。
置において、低耐圧Ｍ Ｉ Ｓ ＦＥＴの電気的信頼性
を確保し、かつ、高耐圧Ｍ Ｉ Ｓ ＦＥＴの接合耐圧
を高めることができる。
以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は。
もとすき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。
しない範囲において、種々変形し得ることは勿論である
。
第１図は、本発明の一実施例である半導体集積回路装置
の要部断面図である。 図中、Ｑｐｌ、Ｑｎｌ・・・低耐圧ＭＩＳＦＥＴ。 Ｑ Ｐ ２・・・高耐圧ＭＩＳＦＥＴ、１・・・半導体
基板、ＩＡ・・・低不純物濃度領域、ＩＢ・・・高不純
物濃度領域、２・・・ウェル領域、３・・・フィールド
絶縁膜、４Ａ、４Ｂ・・・チャネルストッパ領域、５・
・・ゲート絶縁膜、６・・・ゲート電極、７，７Ａ、８
・・・半導体領域である。
の要部断面図である。 図中、Ｑｐｌ、Ｑｎｌ・・・低耐圧ＭＩＳＦＥＴ。 Ｑ Ｐ ２・・・高耐圧ＭＩＳＦＥＴ、１・・・半導体
基板、ＩＡ・・・低不純物濃度領域、ＩＢ・・・高不純
物濃度領域、２・・・ウェル領域、３・・・フィールド
絶縁膜、４Ａ、４Ｂ・・・チャネルストッパ領域、５・
・・ゲート絶縁膜、６・・・ゲート電極、７，７Ａ、８
・・・半導体領域である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板又はウェル領域に、ソース領域又はドレ
イン領域の接合耐圧が異なるＭＩＳＦＥＴを有する半導
体集積回路装置において、接合耐圧の高いＭＩＳＦＥＴ
を、不純物濃度が低い半導体基板又はウェル領域に設け
、接合耐圧の低いＭＩＳＦＥＴを、不純物濃度の高い半
導体基板又はウェル領域に設けてなることを特徴とする
半導体集積回路装置。 ２、前記接合耐圧の高いＭＩＳＦＥＴは、液晶表示装置
等を駆動用するＭＩＳＦＥＴであることを特徴とする特
許請求の範囲第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131816A JPS61290752A (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131816A JPS61290752A (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290752A true JPS61290752A (ja) | 1986-12-20 |
Family
ID=15066770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131816A Pending JPS61290752A (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0828294A1 (en) * | 1996-09-06 | 1998-03-11 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method for manufacturing the same |
-
1985
- 1985-06-19 JP JP60131816A patent/JPS61290752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0828294A1 (en) * | 1996-09-06 | 1998-03-11 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method for manufacturing the same |
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