KR970054527A - 절연체 위의 실리콘 구조 반도체소자 및 그 제조방법 - Google Patents
절연체 위의 실리콘 구조 반도체소자 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 절연체 위의 실리콘(이하 'SOI'라 한다) 구조 반도체소자 및 그 제조방법에 관한 것으로, 바디실리콘층이 바이어스가 형성되도록 함으로써, 플로우팅 바디효과를 방지하여 기생 바이폴라 트랜지스터의 특성에 의한 이상거동효과 및 항복전압의 저하를 개선하기 위한 것이다. 이에 본 발명에 따른 SOI구조 반도체소자는 매립된 벌크 산화막과, 바디 실리콘층과, 드레인과, 바디 실리콘층과 다른 도전형의 제1소오스 및 바디 실리콘층과 같은 도전형의 제2소오스와, 게이트 산화막과, 게이트로 구성되고, 그 SOI구조 반도체소자의 제조 방법에 있어서 제2소오소는 게이트영역에는 폴리실리콘층과 캡산화막이 있고, 제2소오스영역에는 폴리실리콘만 있는 소정의 중간 게이트패턴을 형성한 후, 바디 실리콘층과 같은 타입의 고에너지 이온을 주입함으로써, 상기 패턴에서 폴리실리콘층만 있는 영역의 하부 즉, 바디 실리콘층의 상단부에 형성된다. 이에 따라 바디 실리콘층이 제2소오스와 바이어스를 형성함으로서, 부유(floating) 상태가 되지 않게 되어 플로우팅 바디효과가 방지된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도의 (가)와 (나)는 본 발명에 따른 절연체 위의 실리콘 구조 반도체 소자를 도시한 도면으로서, (가)도는 평면도, (나)도는 상기 (나)도의 A-A' 및 B-B'를 표시된 단면과 그 회로구성을 도시한 단면도.
Claims (7)
- 매립된 벌크 산화막과; 그 위에 형성된 바디 실리콘층과; 상기 바디 실리콘층의 상층부의 일 측에 형성된 드레인과; 상기 드레인과 소정의 간격(채널길이)을 두고 바디 실리콘층의 상층부의 다른 측에 형성된 것으로, 바디 실리콘층과 다른 도전형의 제1소오스 및 바디 실리콘층과 같은 도전형의 제2소오스와, 상기 제1소오스 및 제2소오스와 드레인 사이의 바디 실리콘층위에 형성된 게이트 산화막과, 그위에 형성된 게이트로 구성되는 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체소자.
- 제1항에 있어서, 상기 바디 실리콘층과 제2소오스는 같은 타입의 도전형의 불순물층으로 형성되는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체 소자.
- 제1항 또는 제2항에 있어서, 상기 바디 실리콘층은 P형이고, 제2소오스는 고농도 P형으로 이루어지는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체 소자.
- 매립된 벌크 산화층 위에 바디 실리콘층과 게이트 산화막을 형성한 후, 그 위에 게이트용 폴리실리콘층과 캡산화막을 증착하고, 그 폴리실리콘층과 캡산화막을 패터닝하여 게이트영역과 제2소오스영역에 제1패턴층을 형성하는 공정과; 상기 제1패턴층을 형성한 폴리실리콘층과 캡산화막을 마스크로 하여 바디 실리콘층과 반대 타입의 저에너지 이온을 주입하여 제1소오스와 드레인을 형성하는 공정과; 상기 제1패턴층에 있어서 제2소오스 영역의 캡산화막을 제거하여 제2패턴층을 형성하는 공정과; 상기 결과물에 대하여 바디 실리콘층과 같은 타입의 고에너지 이온을 주입하여 폴리실리콘층 하부의 바디 실리콘층 상부에 제2소오스를 형성하는 공정과; 상기 제2패턴층의 제2소오스영역에 있는 폴리실리콘층을 패턴닝하여 제3패턴층(게이트패턴)를 형성한 후, 콘택 및 금속배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체 소자의 제조방법.
- 제4항에 있어서, 그 폴리실리콘층과 캡산화막을 패터닝하여 게이트영역과 제2소오스영역에 제1패턴을 형성하는 공정으로 이루어지는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체 소자.
- 제4항에 있어서, 이루어지는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체 소자.
- 제4항에 있어서, 이루어지는 것을 특징으로 하는 절연체 위의 실리콘 구조 반도체 소자.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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