KR20030052693A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 25V 이상의 고전압 소자를 구현할 수 있도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 제 1 도전형 반도체 기판의 필드 영역에 형성되는 필드 산화막과, 상기 필드 산화막 사이에 게이트 절연막을 개재하여 양끝단의 일정 부분이 이웃하는 필드 산화막에 오버랩되도록 형성되는 게이트 전극과, 상기 필드 산화막의 하측을 포함한 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 게이트 전극 하측과 일정 부분이 오버랩되게 형성되는 제 2 도전형 드리프트 영역과, 상기 제 2 도전형 드리프트 영역의 소정 영역에 형성되는 제 2 도전형 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{method for manufacturing of semiconductor and the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 25V이상의 고전압 소자를 구현하는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 전력(Power) MOSFET는 다른 반도체 소자에 비해 우수한 스위칭속도를 가지고 있으며, 비교적 내압이 낮은 300V이하의 소자에서는 온(On)저항이 낮은 특성을 가지고 있으므로 고전압 수평형(Lateral) 전력 MOSFET는 고집적용 전력소자로 주목받고 있다.
고전압 전력 소자들로는 DMOSFET(Double-diffused MOSFET), 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), EDMOSFET(Extended Drain MOSFET), LDMOSFET(Lateral Double-diffused MOSFET)등이 있다.
여기서, LDMOSFET는 칩내에서 HSD(High Side Driver), LSD(Low Side Driver) 또는 H-브릿지 회로 등에 다양하게 사용할 수 있고, 제조공정 역시 용이하지만, LDMOSFET 자체의 구조인 채널 영역의 도핑 농도가 불균일 하여 문턱 전압이 높고 항복 현상이 채널에 가까운 드리프트 영역의 실리콘 기판 표면에서 일어난다는 단점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 25V 이상의 고전압 소자를 구현할 수 있도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 의한 고전압 소자를 나타낸 구조 단면도
도 2a 내지 도 2c는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 고전압 소자와 로직 전압 소자를 나타낸 구조단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : p-웰
23 : 포토레지스트 24 : n-드리프트 영역
25 : 필드 산화막 26 : 게이트 절연막
27 : 게이트 전극 28 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 제 1 도전형 반도체 기판의 필드 영역에 형성되는 필드 산화막과, 상기 필드 산화막 사이에 게이트 절연막을 개재하여 양끝단의 일정 부분이 이웃하는 필드 산화막에 오버랩되도록 형성되는 게이트 전극과, 상기 필드 산화막의 하측을 포함한 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 게이트 전극 하측과 일정 부분이 오버랩되게 형성되는 제 2 도전형 드리프트 영역과, 상기 제 2 도전형 드리프트 영역의 소정 영역에 형성되는 제 2 도전형 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 제 1 도전형 반도체 기판의 표면내에 제 1 도전형 웰을 형성하는 단계와, 상기 반도체 기판의 표면내에 일정한 간격을 갖는 제 2 도전형 드리프트 영역을 형성하는 단계와, 상기 반도체 기판의 필드 영역에 필드 산화막을 형성하는 단계와, 상기 필드 산화막 사이의 반도체 기판상에 게이트 절연막을 개재하여 양끝단이 상기 필드 산화막과 오버랩되도록 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명에 의한 고전압 소자를 나타낸 구조단면도이다.
도 1에서와 같이, 반도체 기판(21)의 필드 영역에 형성되는 필드 산화막(25)과, 상기 필드 산화막(25) 사이에 게이트 절연막(26)을 개재하여 양끝단의 일정 부분이 이웃하는 필드 산화막(25)에 오버랩(overlap)되도록 형성되는 게이트 전극(27)과, 상기 필드 산화막(25)의 하측을 포함한 상기 게이트 전극(27) 양측의 반도체 기판(21) 표면내에 상기 게이트 전극(27) 하측과 일정 부분이 오버랩되게형성되는 n-드리프트(n-drift) 영역(24)과, 상기 n-드리프트 영역(24)의 소정 영역의 반도체 기판(21) 표면내에 형성되는 소오스/드레인 불순물 영역(28)을 포함하여 구성되어 있다.
여기서 상기 반도체 기판(21)은 p형 또는 n형을 사용할 수 있고, 상기 반도체 기판(21)의 표면내에는 p-웰 또는 n-웰을 형성할 수 있다.
한편, 상기 n-드리프트 영역(24) 대신에 p-드리프트 영역을 구성할 수 있고, 상기 n-드리프트 영역(24)과 소오스/드레인 불순물 영역(28)은 동일 도전형의 불순물 이온으로 형성된다.
그리고 상기 게이트 전극(27)과 드레인 영역에는 VDD 전압(25V)이 인가되고, 상기 소오스 영역에는 GND 전압(0V)이 인가된다.
도 2a 내지 도 2c는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, p형 반도체 기판(21)의 전면에 p형 불순물 이온을 주입하여 반도체 기판(21)의 표면내에 p-웰(22)을 형성한다.
이어, 상기 반도체 기판(21)의 전면에 포토레지스트(23)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(23)를 패터닝한다.
그리고 패터닝된 포토레지스트(23)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 n형 불순물 이온을 주입하여 반도체 기판(21)의 표면내에 n-드리프트 영역(24)을 형성한다.
도 2b에 도시한 바와 같이, 상기 포토레지스트(23)를 제거하고, 상기 반도체기판(21)에 일반적인 LOCOS 공정을 실시하여 필드 산화막(25)을 형성한다.
도 2c에 도시한 바와 같이, 상기 필드 산화막(25)을 포함한 반도체 기판(21)의 전면에 게이트 절연막(26) 및 게이트 전극용 폴리 실리콘막을 차례로 형성한다.
이어, 포토 및 식각 공정을 통해 상기 폴리 실리콘막 및 게이트 절연막(26)을 선택적으로 제거하여 게이트 전극(27)을 형성한다.
여기서 상기 게이트 전극(27)의 양끝단은 이웃하는 필드 산화막(25)과 일정부분이 오버랩되게 형성하고, 상기 게이트 전극(27) 하측은 상기 n-드리프트 영역(24)과 일정 부분이 오버랩되게 형성한다.
그리고 상기 게이트 전극(27) 및 필드 산화막(25)을 마스크로 이용하여 반도체 기판(21)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입한 후 어닐 공정을 실시하여 소오스/드레인 불순물 영역(28)을 형성한다.
여기서 상기 어닐 공정은 약 1100℃의 온도에서 60분 정도 실시한다.
한편, 본 발명에서는 p형 반도체 기판(21) 대신에, n형 반도체 기판을 사용하여 n-웰, p-드리프트 영역, p형 소오스/드레인 불순물 영역을 형성할 수도 있다.
도 3은 본 발명에 의한 고전압 소자와 로직 전압 소자를 연결한 구조단면도이다.
도 3에 도시한 바와 같이, 고전압 소자는 도 1의 구조와 동일하고, 로직 전압 소자는 p형 반도체 기판(21)의 표면내에 형성되는 n-웰(29)과, 상기 n-웰(29)보다 낮게 반도체 기판(21)의 표면내에 형성되는 p-웰(22)과, 상기 반도체 기판(21)상에 게이트 절연막(26)을 개재하여 일정한 폭을 갖고 형성되는 게이트 전극(27)과, 상기 게이트 전극(27) 양측의 반도체 기판(21) 표면내에 형성되는 소오스/드레인 불순물 영역(28)으로 구성되어 있다.
여기서 상기 고전압 소자의 게이트 전극과 드레인 영역에는 +12.5V의 전압이 인가되고, 소오스 영역에는 -12.5V의 전압이 인가된다.
그리고 로직 전압 소자의 게이트 전극과 드레인 영역에는 3.3 ~ 5V의 전압이 인가되고, 소오스 영역에는 0V 전압이 인가되고 있다.
한편, 고전압 소자의 소오스 영역에 -12.5V의 전압이 인가될 때 로직 전압 소자가 파괴되는 것을 방지하기 위하여 p-웰(22)과 반도체 기판(21) 사이에 n-웰(29)을 추가로 형성하고 있다.
여기서 본 발명에 의한 고전압 소자와 로직 전압 소자로 이루어진 반도체 소자를 형성하는 방법은 고전압 소자가 형성될 영역을 마스킹 한 상태에서 로직 전압 소자가 형성될 영역에 n형 불순물 이온을 주입하여 n-웰(29)을 형성한다.
한편, 상기 n-웰(29)에 주입된 불순물 이온을 확산시키기 위해 약 1200℃의 온도에서 660분 정도 어닐 공정을 진행한다.
그리고 도 2a 내지 도 2c의 공정을 진행하여 고전압 소자와 로직 전압 소자로 이루어진 반도체 소자를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 25V의 고전압 소자를 구현함과 동시에 VDD와 GND에 "+"와 "-" 전압을 자유자재로 인가하여 양방향의 동작을 실행할 수 있다.

Claims (11)

  1. 제 1 도전형 반도체 기판의 필드 영역에 형성되는 필드 산화막과,
    상기 필드 산화막 사이에 게이트 절연막을 개재하여 양끝단의 일정 부분이 이웃하는 필드 산화막에 오버랩되도록 형성되는 게이트 전극과,
    상기 필드 산화막의 하측을 포함한 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 게이트 전극 하측과 일정 부분이 오버랩되게 형성되는 제 2 도전형 드리프트 영역과,
    상기 제 2 도전형 드리프트 영역의 소정 영역에 형성되는 제 2 도전형 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 1 도전형은 p형이고, 제 2 도전형은 n형 인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극과 드레인 영역에 25V의 전압이 인가되고, 상기 소오스 영역에 0V의 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판에 고전압 소자와 로직 전압 소자가 형성된 반도체 소자에 있어서,
    상기 고전압 소자는 상기 반도체 기판의 필드 영역에 형성되는 필드 산화막과, 상기 필드 산화막 사이에 게이트 절연막을 개재하여 양끝단의 일정 부분이 이웃하는 필드 산화막에 오버랩되도록 형성되는 게이트 전극과, 상기 필드 산화막의 하측을 포함한 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 게이트 전극 하측과 일정 부분이 오버랩되게 형성되는 제 2 도전형 드리프트 영역과, 상기 제 2 도전형 드리프트 영역의 소정 영역에 형성되는 제 2 도전형 소오스/드레인 불순물 영역을 포함하여 구성되고,
    상기 로직 전압 소자는 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰과, 상기 제 2 도전형 웰보다 낮게 반도체 기판의 표면내에 형성되는 제 1 도전형 웰과, 상기 반도체 기판상에 게이트 절연막을 개재하여 일정한 폭을 갖고 형성되는 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 고전압 소자의 게이트 전극과 드레인 영역에는 +12.5V의 전압이 인가되고, 소오스 영역에는 -12.5V의 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서, 상기 로직 전압 소자의 게이트 전극과 드레인 영역에는 3.3 ~ 5V의 전압이 인가되고, 소오스 영역에는 0V 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  7. 제 1 도전형 반도체 기판의 표면내에 제 1 도전형 웰을 형성하는 단계;
    상기 반도체 기판의 표면내에 일정한 간격을 갖는 제 2 도전형 드리프트 영역을 형성하는 단계;
    상기 반도체 기판의 필드 영역에 필드 산화막을 형성하는 단계;
    상기 필드 산화막 사이의 반도체 기판상에 게이트 절연막을 개재하여 양끝단이 상기 필드 산화막과 오버랩되도록 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 게이트 전극은 제 2 도전형 드리프트 영역과 일정부분이 오버랩되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 소오스/드레인 불순물 영역은 약 1100℃의 온도에서 60분간 어닐 공정을 실시하여 불순물 이온을 확산시키어 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 고전압 소자 영역과 로직 전압 소자 영역으로 정의된 제 1 도전형 반도체 기판과,
    상기 로직 전압 소자 영역의 반도체 기판 표면내에 제 2 도전형 웰을 형성하는 단계;
    상기 고전압 소자 영역의 반도체 기판의 표면내에 일정한 간격을 갖는 제 2 도전형 드리프트 영역을 형성하는 단계;
    상기 반도체 기판의 필드 영역에 필드 산화막을 형성하는 단계;
    상기 필드 산화막 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 제 2 도전형 웰은 제 2 도전형 불순물 이온을 주입한 후 약 1200℃의 온도에서 660분 동안 어닐 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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