KR100278282B1 - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 절연층(2), 게이트 전극(3)을 포함하는 소정 층이나 패턴이 형성된 반도체 기판(1) 전체구조 표면에 선택적 산화가 가능한 층(5)을 형성하는 제 1 단계; 상기 선택적 산화가 가능한 층(5)의 소정부위를 제거하는 제 2 단계; 및 산화공정을 실시하는 제 3 단계를 포함하는 것을 특징으로 하여, 고속동작에 유리하여, 고부가가치의 제품을 생산할 수 있는 효과가 있는 트랜지스터 제조방법에 관한 것이다.
Description
제1a도 내지 제1d도는 본 발명의 일실시예에 따른 트랜지스터 제조 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 산화층
3 : 게이트 전극 4 : 저농도 도핑영역
5 : SiN층 6 : 스페이서
7 : 고농도 도핑영역
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 트랜지스터 제조 방법에 관한 것이다.
일반적으로 집적소자(IC)의 중요한 단위소자인 트랜지스터는 고집적 메모리나 로직회로 등의 제품에 모두 적용 가능하다.
종래 기술에 따라 제조된 트랜지스터에서는 게이트와 소스/드레인 영역 사이의 게이트 절연층에 의하여 중첩 캐패시턴스가 존재하는데, 게이트 절연층이 얇아질수록 중첩 캐패시턴스 크기는 증가하며, 이는 트랜지스터의 구동능력에 대한 부하로 작용하여 고속 동작에 장애 요인이 된다.
이와 같은 문제점을 해결하기 위하여 안출된 본 발명은 게이트와 소스/드레인이 중첩되는 부분의 게이트 절연층 두께를 부분적으로 증가시킴으로써 중첩 캐패시턴스를 감소시키고, 이에 따라 고속동작에 유리한 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 제1 산화층을 형성하고, 상기 제1 산화층 상에 게이트 전극을 형성하는 제1 단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 제2 단계; 그 일단이 상기 소스 영역의 일부와 중첩되고, 그 타단이 상기 드레인 영역의 일부와 중첩되며 상기 게이트 전극을 덮는 산화방지막 패턴을 형성하는 제3 단계; 및 산화공정을 실시하여 상기 산화방지막 패턴으로 덮인 상기 소스 및 드레인 영역의 상기 반도체 기판에 상기 제1 산화층 보다 두꺼운 제2 산화층을 형성함으로써, 상기 제1 산화층 및 상기 제2 산화층으로 이루어지는 게이트 산화막을 형성하는 제4 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
본 발명은 산화층 및 게이트 전극 등의 형성이 완료된 반도체 기판 상에 선택적 산화를 가능하게 하는 산화방지막을 형성하고, 산화방지막을 선택적으로 제거하여 게이트 전극 표면 및 게이트 전극 양단의 소스/드레인 영역의 일부를 덮는 산화방지막 패턴을 형성하고, 산화공정을 실시하여 게이트 전극과 소스/드레인 사이의 게이트 산화막을 상대적으로 두껍게 형성함으로써, 중첩 캐패시턴스를 감소시키는데 그 특징이 있다.
이하, 첨부된 도면 제 1a 도 내지 제 1d 도를 참조하여 본 발명의 일실시예에 따른 트랜지스터 제조 방법을 상세히 설명한다.
먼저, 제 1a 도에 도시된 바와 같이 실리콘 기판(1) 상에 산화층(2), 게이트 전극(3)을 형성하고, 게이트 전극(3) 양단의 실리콘 기판(1) 내에 저농도 도핑영역(4)을 형성한 다음, 선택적 산화를 위하여 전체구조 표면에 SiN층(5)을 형성한다.
이어서, 제 1b 도에 도시된 바와 같이 게이트 전극(3) 측벽의 SiN층(5) 상에 스페이서(6)를 형성하고, SiN층(5)을 선택적으로 제거하여 스페이서(6) 하부 및 게이트 전극(3) 상부 표면에 SiN층(5)을 잔류시킨다. 이에 따라, 게이트 전극(3) 및 게이트 전극(3) 양단의 저농도 도핑영역(4) 상에 형성된 산화층(2)의 일부가 SiN층(5)으로 덮인다.
계속해서, 제 1c 도에 도시된 바와 같이 스페이서(6)를 제거하고, 고온산화를 실시한다. 이 과정에서 SiN층(5) 및 소스/드레인 영역이 선택적으로 산화되며, SiN층(5)으로 덮인 산화층(2)이 버드빅(bird's beak) 형상을 갖게되어 게이트 전극의 중심부 보다 게이트 전극과 소스/드레인이 중첩된 부분의 산화층이 상대적으로 두꺼워진다.
다음으로, 제 1d 도에 도시된 바와 같이 노출된 산화층(2)의 일부두께를 제거한 후, 소스/드레인을 형성하기 위한 이온주입을 실시한다.
상기와 같이 이루어지는 본 발명은 게이트 전극과 소스/드레인 사이의 게이트 산화막을 상대적으로 두껍게 형성하여 중첩 캐패시턴스를 감소시킴으로써 고속동작에 유리한 트랜지스터를 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (3)
- 트랜지스터 제조 방법에 있어서, 반도체 기판 상에 제1 산화층을 형성하고, 상기 제1 산화층 상에 게이트 전극을 형성하는 제1 단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 제2 단계; 그 일단이 상기 소스 영역의 일부와 중첩되고, 그 타단이 상기 드레인 영역의 일부와 중첩되며 상기 게이트 전극을 덮는 산화방지막 패턴을 형성하는 제3 단계; 및 산화공정을 실시하여 상기 산화방지막 패턴으로 덮인 상기 소스 및 드레인 영역의 상기 반도체 기판에 상기 제1 산화층 보다 두꺼운 제2 산화층을 형성함으로써, 상기 제1 산화층 및 상기 제2 산화층으로 이루어지는 게이트 산화막을 형성하는 제4 단계를 포함하는 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제4 단계 후, 상기 산화공정에 의해, 상기 산화방지막 패턴으로 덮이지 않은 소스 및 드레인 영역 상에 형성된 상기 제2 산화층을 제거하는 제5 단계; 및 상기 산화방지막 패턴으로 덮이지 않은 상기 소스 및 드레인 영역에 이온을 주입하는 제6 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 산화방지막 패턴을 SiN으로 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036943A KR100278282B1 (ko) | 1994-12-26 | 1994-12-26 | 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036943A KR100278282B1 (ko) | 1994-12-26 | 1994-12-26 | 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026455A KR960026455A (ko) | 1996-07-22 |
| KR100278282B1 true KR100278282B1 (ko) | 2001-03-02 |
Family
ID=66769181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940036943A KR100278282B1 (ko) | 1994-12-26 | 1994-12-26 | 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100278282B1 (ko) |
-
1994
- 1994-12-26 KR KR1019940036943A patent/KR100278282B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026455A (ko) | 1996-07-22 |
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