JPH05136408A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05136408A JPH05136408A JP30013891A JP30013891A JPH05136408A JP H05136408 A JPH05136408 A JP H05136408A JP 30013891 A JP30013891 A JP 30013891A JP 30013891 A JP30013891 A JP 30013891A JP H05136408 A JPH05136408 A JP H05136408A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- channel
- diffusion
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＤＭＯＳトランジスタのソース・ドレイン間耐
圧を保持しつつ、ＤＭＯＳトランジスタ全体の素子サイ
ズを縮小し得る半導体装置を提供する。 【構成】半導体基板１１の表層部に選択的に形成された
ドレイン領域１２と、このドレイン領域上の一部および
／あるいは前記半導体基板の一部に拡散形成されたチャ
ネル形成領域１５と、このチャネル形成領域の一部に拡
散形成されたソース領域１６と、上記チャネル形成領域
のチャネル領域１５”上に形成されたゲート絶縁膜１４
と、このゲート絶縁膜上に形成されたゲート電極１７
と、前記ソース領域および前記チャネル形成領域内にお
ける上記ソース領域のチャネル領域側とは反対側に隣接
する領域に共通にコンタクトするように形成されたソー
ス・バックゲート兼用電極２１とを具備することを特徴
とする。
圧を保持しつつ、ＤＭＯＳトランジスタ全体の素子サイ
ズを縮小し得る半導体装置を提供する。 【構成】半導体基板１１の表層部に選択的に形成された
ドレイン領域１２と、このドレイン領域上の一部および
／あるいは前記半導体基板の一部に拡散形成されたチャ
ネル形成領域１５と、このチャネル形成領域の一部に拡
散形成されたソース領域１６と、上記チャネル形成領域
のチャネル領域１５”上に形成されたゲート絶縁膜１４
と、このゲート絶縁膜上に形成されたゲート電極１７
と、前記ソース領域および前記チャネル形成領域内にお
ける上記ソース領域のチャネル領域側とは反対側に隣接
する領域に共通にコンタクトするように形成されたソー
ス・バックゲート兼用電極２１とを具備することを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に二重拡散絶縁ゲート型（ＤＭＯＳ）トランジスタの構
造に関する。
に二重拡散絶縁ゲート型（ＤＭＯＳ）トランジスタの構
造に関する。
【０００２】
【従来の技術】半導体集積回路において、ＭＯＳトラン
ジスタのチャネル長の微小化に伴う耐圧の問題を緩和
し、ゲート絶縁膜を通常よりも厚くした場合でも小寸法
で実現する技術の一つとしてＤＭＯＳトランジスタが提
案されている。
ジスタのチャネル長の微小化に伴う耐圧の問題を緩和
し、ゲート絶縁膜を通常よりも厚くした場合でも小寸法
で実現する技術の一つとしてＤＭＯＳトランジスタが提
案されている。
【０００３】図２は、従来のオープンドレイン型のＮチ
ャネルＤＭＯＳトランジスタの断面構造の一例を示して
いる。ここで、１１はＰ型半導体基板、１２は上記Ｐ型
半導体基板の表層部に選択的にＮ型不純物が拡散されて
形成されたＮ型ウェル領域（ドレイン領域）である。１
３は基板表面に選択的に形成された素子分離領域、１４
は基板表面に選択的に形成されたゲート絶縁膜である。
１５は前記Ｎ型ウェル領域の一部およびＰ型半導体基板
の一部に連なるようにＰ型不純物が低濃度で拡散されて
形成されたＰ- 型拡散領域（チャネル形成領域）であ
る。１６は上記Ｐ- 型拡散領域の一部にＮ型不純物が高
濃度で拡散されて形成されたＮ+ 拡散領域（ソース領
域）、１５”は上記ソース領域１６と前記ドレイン領域
１２との間のＰ- 型拡散領域１５におけるチャネル領
域、１７は上記チャネル領域１５”上のゲート絶縁膜上
に形成されたゲート電極である。２２は上記Ｐ- 型拡散
領域内における前記ソース領域１６のチャネル領域側と
は反対側に隣接する領域にＰ型不純物が高濃度で拡散さ
れて形成されたＰ+ 拡散領域（基板電極取り出し領域）
である。１８は前記Ｎ型ウェル領域１２の一部に拡散形
成されたＮ+ 拡散領域（ドレイン電極取り出し領域）、
１９は基板上に形成された層間絶縁膜、２０は上記層間
絶縁膜１９に開口されたコンタクトホールを通して前記
ドレイン電極取り出し領域１８にコンタクトするように
金属により形成されたドレイン電極である。２１は前記
層間絶縁膜１９に開口されたコンタクトホールを通して
前記ソース領域１６および基板電極取り出し領域２２に
共通にコンタクトするように金属により形成されたソー
ス・バックゲート兼用電極である。
ャネルＤＭＯＳトランジスタの断面構造の一例を示して
いる。ここで、１１はＰ型半導体基板、１２は上記Ｐ型
半導体基板の表層部に選択的にＮ型不純物が拡散されて
形成されたＮ型ウェル領域（ドレイン領域）である。１
３は基板表面に選択的に形成された素子分離領域、１４
は基板表面に選択的に形成されたゲート絶縁膜である。
１５は前記Ｎ型ウェル領域の一部およびＰ型半導体基板
の一部に連なるようにＰ型不純物が低濃度で拡散されて
形成されたＰ- 型拡散領域（チャネル形成領域）であ
る。１６は上記Ｐ- 型拡散領域の一部にＮ型不純物が高
濃度で拡散されて形成されたＮ+ 拡散領域（ソース領
域）、１５”は上記ソース領域１６と前記ドレイン領域
１２との間のＰ- 型拡散領域１５におけるチャネル領
域、１７は上記チャネル領域１５”上のゲート絶縁膜上
に形成されたゲート電極である。２２は上記Ｐ- 型拡散
領域内における前記ソース領域１６のチャネル領域側と
は反対側に隣接する領域にＰ型不純物が高濃度で拡散さ
れて形成されたＰ+ 拡散領域（基板電極取り出し領域）
である。１８は前記Ｎ型ウェル領域１２の一部に拡散形
成されたＮ+ 拡散領域（ドレイン電極取り出し領域）、
１９は基板上に形成された層間絶縁膜、２０は上記層間
絶縁膜１９に開口されたコンタクトホールを通して前記
ドレイン電極取り出し領域１８にコンタクトするように
金属により形成されたドレイン電極である。２１は前記
層間絶縁膜１９に開口されたコンタクトホールを通して
前記ソース領域１６および基板電極取り出し領域２２に
共通にコンタクトするように金属により形成されたソー
ス・バックゲート兼用電極である。
【０００４】上記構造において、前記チャネル形成領域
１５は、上記半導体装置の製造工程で前記ゲート絶縁膜
１４に開口されるソース拡散用の選択拡散孔からの二重
拡散により、ソース領域１６に整合するようにして形成
されている。
１５は、上記半導体装置の製造工程で前記ゲート絶縁膜
１４に開口されるソース拡散用の選択拡散孔からの二重
拡散により、ソース領域１６に整合するようにして形成
されている。
【０００５】ところで、上記構造のＤＭＯＳトランジス
タは、全体の素子サイズを小さくするために基板電極取
り出し領域２２をチャネル領域１５”側に近付けると、
ソース領域１６の押し出しが生じるので、ソース・ドレ
イン間耐圧が低下してしまう。換言すれば、素子サイズ
の縮小は、耐圧の低下により非常に制限されていた。
タは、全体の素子サイズを小さくするために基板電極取
り出し領域２２をチャネル領域１５”側に近付けると、
ソース領域１６の押し出しが生じるので、ソース・ドレ
イン間耐圧が低下してしまう。換言すれば、素子サイズ
の縮小は、耐圧の低下により非常に制限されていた。
【０００６】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、ＤＭＯＳトランジスタ全体の素子サイズ
を小さくするために基板電極取り出し領域をチャネル領
域側に近付けると、ソース領域の押し出しが生じるの
で、ソース・ドレイン間耐圧が低下してしまい、素子サ
イズの縮小は耐圧の低下により非常に制限されるという
問題があった。
半導体装置は、ＤＭＯＳトランジスタ全体の素子サイズ
を小さくするために基板電極取り出し領域をチャネル領
域側に近付けると、ソース領域の押し出しが生じるの
で、ソース・ドレイン間耐圧が低下してしまい、素子サ
イズの縮小は耐圧の低下により非常に制限されるという
問題があった。
【０００７】本発明は上記の問題点を解決すべくなされ
たもので、ＤＭＯＳトランジスタのソース・ドレイン間
耐圧を保持しつつ、ＤＭＯＳトランジスタ全体の素子サ
イズを縮小し得る半導体装置を提供することを目的とす
る。
たもので、ＤＭＯＳトランジスタのソース・ドレイン間
耐圧を保持しつつ、ＤＭＯＳトランジスタ全体の素子サ
イズを縮小し得る半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、この半導体基板の表層部に
選択的に形成された前記第１導電型とは逆の第２導電型
の不純物拡散領域からなるドレイン領域と、このドレイ
ン領域上の一部および／あるいは前記半導体基板の一部
に拡散形成された第１導電型の不純物拡散領域からなる
チャネル形成領域と、このチャネル形成領域の一部に拡
散形成された第２導電型の不純物拡散領域からなるソー
ス領域と、上記チャネル形成領域のチャネル領域上に形
成されたゲート絶縁膜と、このゲート絶縁膜上に形成さ
れたゲート電極と、前記ソース領域および前記チャネル
形成領域内の一部の領域に共通にコンタクトするように
形成されたソース・バックゲート兼用電極とを具備し、
前記チャネル形成領域は、前記ゲート絶縁膜に開口され
たソース拡散用の選択拡散孔からの二重拡散により、ソ
ース領域に整合するようにして形成されていることを特
徴とする。
第１導電型の半導体基板と、この半導体基板の表層部に
選択的に形成された前記第１導電型とは逆の第２導電型
の不純物拡散領域からなるドレイン領域と、このドレイ
ン領域上の一部および／あるいは前記半導体基板の一部
に拡散形成された第１導電型の不純物拡散領域からなる
チャネル形成領域と、このチャネル形成領域の一部に拡
散形成された第２導電型の不純物拡散領域からなるソー
ス領域と、上記チャネル形成領域のチャネル領域上に形
成されたゲート絶縁膜と、このゲート絶縁膜上に形成さ
れたゲート電極と、前記ソース領域および前記チャネル
形成領域内の一部の領域に共通にコンタクトするように
形成されたソース・バックゲート兼用電極とを具備し、
前記チャネル形成領域は、前記ゲート絶縁膜に開口され
たソース拡散用の選択拡散孔からの二重拡散により、ソ
ース領域に整合するようにして形成されていることを特
徴とする。
【０００９】
【作用】チャネル形成領域内に従来形成されていた高濃
度不純物拡散領域からなる基板電極取り出し領域が省略
され、ソース領域およびチャネル形成領域内におけるソ
ース領域のチャネル領域側とは反対側に隣接する領域に
共通にコンタクトするようにソース・バックゲート兼用
電極が形成されている。
度不純物拡散領域からなる基板電極取り出し領域が省略
され、ソース領域およびチャネル形成領域内におけるソ
ース領域のチャネル領域側とは反対側に隣接する領域に
共通にコンタクトするようにソース・バックゲート兼用
電極が形成されている。
【００１０】従って、ソース・バックゲート兼用電極に
よりソース領域およびバックゲート電極コンタクト部領
域とのコンタクトがとれる極限までチャネル形成領域を
縮小することにより、ソース・ドレイン間耐圧を保持し
つつ、ＤＭＯＳトランジスタ全体の素子サイズを縮小す
ることが可能になる。
よりソース領域およびバックゲート電極コンタクト部領
域とのコンタクトがとれる極限までチャネル形成領域を
縮小することにより、ソース・ドレイン間耐圧を保持し
つつ、ＤＭＯＳトランジスタ全体の素子サイズを縮小す
ることが可能になる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るオープン
ドレイン型のＮチャネルＤＭＯＳトランジスタの断面構
造を示している。
に説明する。図１は、本発明の一実施例に係るオープン
ドレイン型のＮチャネルＤＭＯＳトランジスタの断面構
造を示している。
【００１２】ここで、１１はＰ型半導体基板、１２は上
記Ｐ型半導体基板の表層部に選択的にＮ型不純物が拡散
されて形成されたＮ型ウェル領域（ドレイン領域）であ
る。１３は基板表面に選択的に形成された素子分離領
域、１４は基板表面に選択的に形成されたゲート絶縁膜
である。１５は前記Ｎ型ウェル領域の一部およびＰ型半
導体基板の一部に連なるようにＰ型不純物が低濃度で拡
散されて形成されたＰ-型拡散領域（チャネル形成領
域）である。このチャネル形成領域１５は、Ｎ型ウェル
領域の一部あるいはＰ型半導体基板の一部に拡散形成さ
れる場合もある。１６は上記Ｐ- 型拡散領域の一部にＮ
型不純物が高濃度で拡散されて形成されたＮ+ 拡散領域
（ソース領域）、１５”は上記ソース領域１６と前記ド
レイン領域１２との間のＰ- 型拡散領域１５におけるチ
ャネル領域、１７は上記チャネル領域１５”上のゲート
絶縁膜上に形成されたゲート電極である。１８は前記Ｎ
型ウェル領域の一部に拡散形成されたＮ+ 拡散領域（ド
レイン電極取り出し領域）、１９は基板上に形成された
層間絶縁膜、２０は上記層間絶縁膜１９に開口されたコ
ンタクトホールを通して前記ドレイン電極取り出し領域
１８にコンタクトするように金属（例えばアルミニウ
ム）により形成されたドレイン電極である。２１は前記
層間絶縁膜１９に開口されたコンタクトホールを通して
前記ソース領域１６およびＰ- 型拡散領域１５内の一部
の領域に共通にコンタクトするように金属により形成さ
れたソース・バックゲート兼用電極であり、２１”はバ
ックゲート電極コンタクト部である。
記Ｐ型半導体基板の表層部に選択的にＮ型不純物が拡散
されて形成されたＮ型ウェル領域（ドレイン領域）であ
る。１３は基板表面に選択的に形成された素子分離領
域、１４は基板表面に選択的に形成されたゲート絶縁膜
である。１５は前記Ｎ型ウェル領域の一部およびＰ型半
導体基板の一部に連なるようにＰ型不純物が低濃度で拡
散されて形成されたＰ-型拡散領域（チャネル形成領
域）である。このチャネル形成領域１５は、Ｎ型ウェル
領域の一部あるいはＰ型半導体基板の一部に拡散形成さ
れる場合もある。１６は上記Ｐ- 型拡散領域の一部にＮ
型不純物が高濃度で拡散されて形成されたＮ+ 拡散領域
（ソース領域）、１５”は上記ソース領域１６と前記ド
レイン領域１２との間のＰ- 型拡散領域１５におけるチ
ャネル領域、１７は上記チャネル領域１５”上のゲート
絶縁膜上に形成されたゲート電極である。１８は前記Ｎ
型ウェル領域の一部に拡散形成されたＮ+ 拡散領域（ド
レイン電極取り出し領域）、１９は基板上に形成された
層間絶縁膜、２０は上記層間絶縁膜１９に開口されたコ
ンタクトホールを通して前記ドレイン電極取り出し領域
１８にコンタクトするように金属（例えばアルミニウ
ム）により形成されたドレイン電極である。２１は前記
層間絶縁膜１９に開口されたコンタクトホールを通して
前記ソース領域１６およびＰ- 型拡散領域１５内の一部
の領域に共通にコンタクトするように金属により形成さ
れたソース・バックゲート兼用電極であり、２１”はバ
ックゲート電極コンタクト部である。
【００１３】上記構造において、チャネル形成領域１５
は、上記半導体装置の製造工程で前記ゲート絶縁膜１４
に開口されるソース拡散用の選択拡散孔からの二重拡散
により、ソース領域１６に整合するようにして形成され
ている。
は、上記半導体装置の製造工程で前記ゲート絶縁膜１４
に開口されるソース拡散用の選択拡散孔からの二重拡散
により、ソース領域１６に整合するようにして形成され
ている。
【００１４】上記実施例の半導体装置においては、チャ
ネル形成領域１５内に従来形成されていた高濃度不純物
拡散領域からなる基板電極取り出し領域（図２中の２
２）が省略され、ソース領域１６およびチャネル形成領
域１５内の一部の領域に共通にコンタクトするようにソ
ース・バックゲート兼用電極２１が形成されている。
ネル形成領域１５内に従来形成されていた高濃度不純物
拡散領域からなる基板電極取り出し領域（図２中の２
２）が省略され、ソース領域１６およびチャネル形成領
域１５内の一部の領域に共通にコンタクトするようにソ
ース・バックゲート兼用電極２１が形成されている。
【００１５】従って、ソース・バックゲート兼用電極２
１によりソース領域１６およびバックゲート電極コンタ
クト部２１”領域とのコンタクトがとれる極限までバッ
クゲート電極コンタクト部２１”領域およびチャネル形
成領域１５を縮小することにより、ソース・ドレイン間
耐圧を保持しつつ、ＤＭＯＳトランジスタ全体の素子サ
イズを縮小することが可能になる。
１によりソース領域１６およびバックゲート電極コンタ
クト部２１”領域とのコンタクトがとれる極限までバッ
クゲート電極コンタクト部２１”領域およびチャネル形
成領域１５を縮小することにより、ソース・ドレイン間
耐圧を保持しつつ、ＤＭＯＳトランジスタ全体の素子サ
イズを縮小することが可能になる。
【００１６】
【発明の効果】上述したように本発明の半導体装置によ
れば、ＤＭＯＳトランジスタのソース・ドレイン間耐圧
を保持しつつ、ＤＭＯＳトランジスタ全体の素子サイズ
を縮小することができる。
れば、ＤＭＯＳトランジスタのソース・ドレイン間耐圧
を保持しつつ、ＤＭＯＳトランジスタ全体の素子サイズ
を縮小することができる。
【図１】本発明の一実施例に係るオープンドレイン型の
ＮチャネルＤＭＯＳトランジスタを示す断面図。
ＮチャネルＤＭＯＳトランジスタを示す断面図。
【図２】従来のオープンドレイン型のＮチャネルＤＭＯ
Ｓトランジスタを示す断面図。
Ｓトランジスタを示す断面図。
１１…Ｐ型半導体基板、１２…Ｎ型ウェル領域（ドレイ
ン領域）、１４…ゲート絶縁膜、１５…Ｐ- 型拡散領域
（チャネル形成領域）、１５”…チャネル領域、１６…
Ｎ+ 拡散領域（ソース領域）、１７…ゲート電極、１８
…Ｎ+ 拡散領域（ドレイン電極取り出し領域）、２０…
ドレイン電極、２１…ソース・バックゲート兼用電極、
２１”…バックゲート電極コンタクト部。
ン領域）、１４…ゲート絶縁膜、１５…Ｐ- 型拡散領域
（チャネル形成領域）、１５”…チャネル領域、１６…
Ｎ+ 拡散領域（ソース領域）、１７…ゲート電極、１８
…Ｎ+ 拡散領域（ドレイン電極取り出し領域）、２０…
ドレイン電極、２１…ソース・バックゲート兼用電極、
２１”…バックゲート電極コンタクト部。
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板の表層部に選択的に形成された前記第１
導電型とは逆の第２導電型の不純物拡散領域からなるド
レイン領域と、 このドレイン領域上の一部および／あるいは前記半導体
基板の一部に拡散形成された第１導電型の不純物拡散領
域からなるチャネル形成領域と、 このチャネル形成領域の一部に拡散形成された第２導電
型の不純物拡散領域からなるソース領域と、 上記チャネル形成領域のチャネル領域上に形成されたゲ
ート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域および前記チャネル形成領域内の一部の
領域に共通にコンタクトするように形成されたソース・
バックゲート兼用電極とを具備し、前記チャネル形成領
域は、ソース拡散用の選択拡散孔からの二重拡散によ
り、ソース領域に整合するようにして形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、Ｎ
+ 型のドレイン領域、Ｐ- 型のチャネル形成領域、Ｎ+
型のソース領域を持つオープンドレイン型のＮチャネル
二重拡散ＭＯＳトランジスタが形成されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30013891A JPH05136408A (ja) | 1991-11-15 | 1991-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30013891A JPH05136408A (ja) | 1991-11-15 | 1991-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136408A true JPH05136408A (ja) | 1993-06-01 |
Family
ID=17881197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30013891A Pending JPH05136408A (ja) | 1991-11-15 | 1991-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
-
1991
- 1991-11-15 JP JP30013891A patent/JPH05136408A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6713794B2 (en) | Lateral semiconductor device | |
| JPS63226055A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR920008966A (ko) | 반도체장치 | |
| KR930006972A (ko) | 전계 효과 트랜지스터의 제조 방법 | |
| US6825507B2 (en) | Semiconductor device having high electron mobility comprising a SiGe/Si/SiGe substrate | |
| JPH03129767A (ja) | 相補型電界効果トランジスタ | |
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JPH05136408A (ja) | 半導体装置 | |
| JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JP2730088B2 (ja) | 高耐圧半導体装置 | |
| JPH0493083A (ja) | 半導体装置およびその製造方法 | |
| JPH0349266A (ja) | Ｍｏｓ型半導体装置 | |
| JPH01111378A (ja) | 縦型ｍｏｓ ｆｅｔ | |
| JPS59121979A (ja) | 高耐圧絶縁ゲ−ト型半導体装置 | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| JPH01286367A (ja) | 縦型電界効果トランジスタ | |
| JPH01207977A (ja) | 半導体装置 | |
| JPS62117372A (ja) | Ｍｉｓトランジスタ− | |
| JPS63124575A (ja) | 半導体装置 | |
| JPS6295863A (ja) | 高耐圧半導体装置 | |
| JPH0669508A (ja) | 二重拡散型の電界効果トランジスタ | |
| JPS6020578A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPH04251979A (ja) | 高耐圧トランジスタ | |
| JPH0590583A (ja) | 半導体装置 | |
| JPH0251259B2 (ja) |