JP2864499B2 - 電界効果型薄膜トランジスタ - Google Patents
電界効果型薄膜トランジスタInfo
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- JP2864499B2 JP2864499B2 JP63185158A JP18515888A JP2864499B2 JP 2864499 B2 JP2864499 B2 JP 2864499B2 JP 63185158 A JP63185158 A JP 63185158A JP 18515888 A JP18515888 A JP 18515888A JP 2864499 B2 JP2864499 B2 JP 2864499B2
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- film transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果型薄膜トランジスタに関するもの
である。
である。
［発明の概要］ この発明は、絶縁基体上の第１導電型の薄膜半導体層
と、ゲート絶縁膜を介して形成されたゲート電極が絶縁
基体の上に形成された電界効果型薄膜トランジスタであ
って、前記ゲート電極が、電界印加によって、前記薄膜
半導体層に所定のキャリア濃度を有するソース・ドレイ
ン領域の間に第１のチャンネル領域を形成する第１のゲ
ート電極と、電界印加によって、前記ドレイン領域と第
１のチャンネル領域の間に、前記ドレイン領域のキャリ
ア濃度より低いキャリア濃度になる第２のチャンネル領
域を形成する第２のゲート電極を有することにより、リ
ーク電流の低減化を可能としたものである。
と、ゲート絶縁膜を介して形成されたゲート電極が絶縁
基体の上に形成された電界効果型薄膜トランジスタであ
って、前記ゲート電極が、電界印加によって、前記薄膜
半導体層に所定のキャリア濃度を有するソース・ドレイ
ン領域の間に第１のチャンネル領域を形成する第１のゲ
ート電極と、電界印加によって、前記ドレイン領域と第
１のチャンネル領域の間に、前記ドレイン領域のキャリ
ア濃度より低いキャリア濃度になる第２のチャンネル領
域を形成する第２のゲート電極を有することにより、リ
ーク電流の低減化を可能としたものである。
［従来の技術］ 電界効果型トランジスタにおいては、電界ことにドレ
イン近傍の電界強度は極めて大きくなる。このように高
電界になるホットキャリアが発生し、しきい値電圧Vth
の変動をはじめとするショートチャンネル効果をもたら
し、デバイスの信頼性のうえで重大な影響があるため、
これに対してさまざまな対策が講じられている。その対
策の主なものには、LDD（lightly doped drain）やDDD
（double diffused drain）が良く知られている。
イン近傍の電界強度は極めて大きくなる。このように高
電界になるホットキャリアが発生し、しきい値電圧Vth
の変動をはじめとするショートチャンネル効果をもたら
し、デバイスの信頼性のうえで重大な影響があるため、
これに対してさまざまな対策が講じられている。その対
策の主なものには、LDD（lightly doped drain）やDDD
（double diffused drain）が良く知られている。
一方、電界効果型の薄膜トランジスタ（TFT）におい
ては、高耐圧化並びに逆バイアスでのリーク電流の低減
化を図るための対策として、第３図に示すようなオフセ
ットゲート構造が知られている。この電界効果型薄膜ト
ランジスタは、絶縁基板１上に多結晶シリコンでなる半
導体層２を形成し、この半導体層２にソース領域2a,ト
レイン領域2bを形成し、さらにソース領域2aとドレイン
領域2bの間に形成されるチャンネル領域2cとドレイン領
域2bとの間に、ドレイン領域2bよりも不純物濃度の低い
低濃度領域2dを形成したものであって、ゲート３がチャ
ンネル領域2cの直上にゲート絶縁膜４を介して形成され
ている。
ては、高耐圧化並びに逆バイアスでのリーク電流の低減
化を図るための対策として、第３図に示すようなオフセ
ットゲート構造が知られている。この電界効果型薄膜ト
ランジスタは、絶縁基板１上に多結晶シリコンでなる半
導体層２を形成し、この半導体層２にソース領域2a,ト
レイン領域2bを形成し、さらにソース領域2aとドレイン
領域2bの間に形成されるチャンネル領域2cとドレイン領
域2bとの間に、ドレイン領域2bよりも不純物濃度の低い
低濃度領域2dを形成したものであって、ゲート３がチャ
ンネル領域2cの直上にゲート絶縁膜４を介して形成され
ている。
［発明が解決しようとする課題］ しかしながら、このような従来の電界効果型薄膜トラ
ンジスタにあっては、ドレイン力2bとゲート３が離れて
いるため電界が高くなるのを防止してリーク電流を低減
できるものの、低濃度領域2dの不純物濃度がやや高くな
ると、耐圧が小さくなる問題があり、また、不純物濃度
が低すぎると抵抗が大きくなりON電流が低下するという
問題点がある。従って、半導体層（多結晶シリコン層）
の抵抗制御が課題となっている。
ンジスタにあっては、ドレイン力2bとゲート３が離れて
いるため電界が高くなるのを防止してリーク電流を低減
できるものの、低濃度領域2dの不純物濃度がやや高くな
ると、耐圧が小さくなる問題があり、また、不純物濃度
が低すぎると抵抗が大きくなりON電流が低下するという
問題点がある。従って、半導体層（多結晶シリコン層）
の抵抗制御が課題となっている。
本発明は、斯る従来の問題点に着目して創案されたも
のであって、リーク電流を低減させ、且つ耐圧を高めた
電界効果型薄膜トランジスタを得んとするものである。
のであって、リーク電流を低減させ、且つ耐圧を高めた
電界効果型薄膜トランジスタを得んとするものである。
［課題を解決するための手段］ そこで、本発明は、薄膜半導体層と、ゲート絶縁膜を介
して形成されたゲート電極が絶縁基体の上に形成された
電界効果型薄膜トランジスタであって、前記ゲート電極
が、電界印加によって、前記薄膜半導体層に所定のキャ
リア濃度を有するソース・ドレイン領域の間に第１のチ
ャンネル領域を形成する第１のゲート電極と、電界印加
によって、前記ドレイン領域と第１のチャンネル領域の
間に、前記ドレイン領域のキャリア濃度より低いキャリ
ア濃度になる第２のチャンネル領域を形成する第２のゲ
ート電極を有することを、その解決手段としている。
して形成されたゲート電極が絶縁基体の上に形成された
電界効果型薄膜トランジスタであって、前記ゲート電極
が、電界印加によって、前記薄膜半導体層に所定のキャ
リア濃度を有するソース・ドレイン領域の間に第１のチ
ャンネル領域を形成する第１のゲート電極と、電界印加
によって、前記ドレイン領域と第１のチャンネル領域の
間に、前記ドレイン領域のキャリア濃度より低いキャリ
ア濃度になる第２のチャンネル領域を形成する第２のゲ
ート電極を有することを、その解決手段としている。
［作用］ 第２のゲート電極に対する電界印加によってドレイン
領域よりキャリア濃度が低く誘起された第２のチャンネ
ルは、ドレイン領域近傍の電界強度を小さくして、耐圧
を高くすると共に、リーク電流を減少させる。
領域よりキャリア濃度が低く誘起された第２のチャンネ
ルは、ドレイン領域近傍の電界強度を小さくして、耐圧
を高くすると共に、リーク電流を減少させる。
［実施例］ 以下、本発明に係る電界効果型薄膜トランジスタの詳
細を図面に示す実施例に基づいて説明する。
細を図面に示す実施例に基づいて説明する。
第１図は、本実施例に係る電界効果型薄膜トランジス
タの断面図であり、第２図は等価回路を示している。
タの断面図であり、第２図は等価回路を示している。
図中、10はSiO2で板状に形成された絶縁基体であっ
て、この絶縁基体10の表面に、多結晶シリコンをCVD法
にて薄膜に堆積させて成る第１導電型（Ｐ型）の半導体
薄膜11が形成されている。この半導体薄膜11は、両脇に
不純物が注入された第２導電型としてのN+のソース領域
11a,ドレイン領域11bと、前記両領域11a,11bの間に第１
チャンネル領域11c,第２チャンネル領域11dとに画成さ
れている。なお、第１チャンネル領域11cは、ソース領
域11aに接し、そのチャンネル長（L1）は７μｍ程度に
設定されており、また、第２チャンネル領域11dは、ド
レイン領域11bに接し、そのチャンネル長（L2）は１μ
ｍ程度に設定されている。そして、これら第1,第２チャ
ンネルは、ソース領域11a,ドレイン領域11bを形成した
際に、不純物のイオン注入を受けていないため、第１導
電型であるＰ型のままであり、双方ともその不純物濃度
は同じである。
て、この絶縁基体10の表面に、多結晶シリコンをCVD法
にて薄膜に堆積させて成る第１導電型（Ｐ型）の半導体
薄膜11が形成されている。この半導体薄膜11は、両脇に
不純物が注入された第２導電型としてのN+のソース領域
11a,ドレイン領域11bと、前記両領域11a,11bの間に第１
チャンネル領域11c,第２チャンネル領域11dとに画成さ
れている。なお、第１チャンネル領域11cは、ソース領
域11aに接し、そのチャンネル長（L1）は７μｍ程度に
設定されており、また、第２チャンネル領域11dは、ド
レイン領域11bに接し、そのチャンネル長（L2）は１μ
ｍ程度に設定されている。そして、これら第1,第２チャ
ンネルは、ソース領域11a,ドレイン領域11bを形成した
際に、不純物のイオン注入を受けていないため、第１導
電型であるＰ型のままであり、双方ともその不純物濃度
は同じである。
そして、第１チャンネル11cの上には、SiO2で成り、
その膜厚が500Å程度の第１ゲート絶縁膜12が形成され
ている。この第１ゲート絶縁膜12の上には、例えば、多
結晶シリコンで成る第１ゲート電極13が形成されてい
る。
その膜厚が500Å程度の第１ゲート絶縁膜12が形成され
ている。この第１ゲート絶縁膜12の上には、例えば、多
結晶シリコンで成る第１ゲート電極13が形成されてい
る。
さらに、絶縁基体10,半導体薄膜11及び第１ゲート電
極13の露呈表面にはSiO2で成る絶縁膜14が積層されてい
る。なお、この絶縁膜14は、ソース領域11aとドレイン
領域で所定のコンタクトホールが開設されている。
極13の露呈表面にはSiO2で成る絶縁膜14が積層されてい
る。なお、この絶縁膜14は、ソース領域11aとドレイン
領域で所定のコンタクトホールが開設されている。
また、図中15は、ドレイン領域11b側の絶縁膜14の表
面，コンタクトホール内壁及び第２チャンネル領域11d
の上方に亘って所定の厚さに被着させた配線層15（ITO
等で形成する）である。なお、第２チャンネル領域11d
の上方に形成された配線層15は、第２ゲート電極15aと
なっており、この第２ゲート電極15aと第２チャンネル
領域11dの間の絶縁膜14は、第２ゲート絶縁膜14aとなっ
ている。ところで、この第２ゲート絶縁膜14aの厚さは3
000Å程度に設定されており、第１ゲート絶縁膜12の厚
さは500Å程度である。また、図中、16,17はAlで形成さ
れたソース電極及びドレイン電極である。
面，コンタクトホール内壁及び第２チャンネル領域11d
の上方に亘って所定の厚さに被着させた配線層15（ITO
等で形成する）である。なお、第２チャンネル領域11d
の上方に形成された配線層15は、第２ゲート電極15aと
なっており、この第２ゲート電極15aと第２チャンネル
領域11dの間の絶縁膜14は、第２ゲート絶縁膜14aとなっ
ている。ところで、この第２ゲート絶縁膜14aの厚さは3
000Å程度に設定されており、第１ゲート絶縁膜12の厚
さは500Å程度である。また、図中、16,17はAlで形成さ
れたソース電極及びドレイン電極である。
このように構成された電界効果型薄膜トランジスタを
等価回路で示すと、第２図に示したようになり、Tr1,Tr
2の２つのトランジスタが直列に継がっている。
等価回路で示すと、第２図に示したようになり、Tr1,Tr
2の２つのトランジスタが直列に継がっている。
次に、この電界効果型薄膜トランジスタの動作を説明
する。
する。
トランジスタがON状態の場合は、ドレイン領域11bに
正の電圧をかけ、第１ゲート電極13に正の電圧をかける
ことにより、Tr1,Tr2はON状態となる。
正の電圧をかけ、第１ゲート電極13に正の電圧をかける
ことにより、Tr1,Tr2はON状態となる。
一方、トランジスタのOFF状態は、Tr1がOFFし、Tr2が
ONしている状態であり、トランジスタ全体としてOFFと
なっている。
ONしている状態であり、トランジスタ全体としてOFFと
なっている。
ここで、第２チャンネル領域11dが第２ゲート電極15a
により電界印加されて、そのキャリア濃度がドレイン領
域11bのキャリア濃度より低くなるように設定されてい
る。（例えば印加時の第２チャンネル領域のキャリア濃
度は５×1018cm-3で、ドレイン領域のキャリア濃度はそ
れよりも高い）このため、ドレイン領域11b近傍の電界
強度は弱まり、耐圧は高くなる。また、リーク電流は、
減少する。
により電界印加されて、そのキャリア濃度がドレイン領
域11bのキャリア濃度より低くなるように設定されてい
る。（例えば印加時の第２チャンネル領域のキャリア濃
度は５×1018cm-3で、ドレイン領域のキャリア濃度はそ
れよりも高い）このため、ドレイン領域11b近傍の電界
強度は弱まり、耐圧は高くなる。また、リーク電流は、
減少する。
以上、実施例について説明したが、この他に各種の設
計変更が可能であり、例えば、上記実施例にあっては、
第１導電型がＰ型であるが、Ｎ型であっても勿論よく、
その場合、第２導電型がＰ型であることは言うまでもな
い。
計変更が可能であり、例えば、上記実施例にあっては、
第１導電型がＰ型であるが、Ｎ型であっても勿論よく、
その場合、第２導電型がＰ型であることは言うまでもな
い。
また、構造的にも各種の設計変更が可能である。
［発明の効果］ 以上の説明から明らかなように、本発明に係る電界効
果型薄膜トランジスタにあっては、薄膜半導体層と、ゲ
ート絶縁膜を介して形成されたゲート電極が絶縁基体の
上に形成された電界効果型薄膜トランジスタであって、
前記ゲート電極が、電界印加によって、前記薄膜半導体
層に所定のキャリア濃度を有するソース・ドレイン領域
の間に第１のチャンネル領域を形成する第１のゲート電
極と、電界印加によって、前記ドレイン領域と第１のチ
ャンネル領域の間に、前記ドレイン領域のキャリア濃度
より低いキャリア濃度になる第２のチャンネル領域を形
成する第２のゲート電極を有することにより、耐圧を上
げることが出来、また、リーク電流を減少させる効果が
ある。さらに、ドレイン領域近傍のチャンネルの抵抗制
御を容易にする効果がある。
果型薄膜トランジスタにあっては、薄膜半導体層と、ゲ
ート絶縁膜を介して形成されたゲート電極が絶縁基体の
上に形成された電界効果型薄膜トランジスタであって、
前記ゲート電極が、電界印加によって、前記薄膜半導体
層に所定のキャリア濃度を有するソース・ドレイン領域
の間に第１のチャンネル領域を形成する第１のゲート電
極と、電界印加によって、前記ドレイン領域と第１のチ
ャンネル領域の間に、前記ドレイン領域のキャリア濃度
より低いキャリア濃度になる第２のチャンネル領域を形
成する第２のゲート電極を有することにより、耐圧を上
げることが出来、また、リーク電流を減少させる効果が
ある。さらに、ドレイン領域近傍のチャンネルの抵抗制
御を容易にする効果がある。
第１図は本発明に係る電界効果型薄膜トランジスタの実
施例を示す断面図、第２図は等価回路図、第３図は従来
例を示す断面図である。 10……絶縁基体、11……半導体薄膜、11a……ソース領
域、11b……ドレイン領域、11c……第１チャンネル領
域、11d……第２チャンネル領域、13……第１ゲート電
極、15a……第２ゲート電極。
施例を示す断面図、第２図は等価回路図、第３図は従来
例を示す断面図である。 10……絶縁基体、11……半導体薄膜、11a……ソース領
域、11b……ドレイン領域、11c……第１チャンネル領
域、11d……第２チャンネル領域、13……第１ゲート電
極、15a……第２ゲート電極。
Claims (1)
- 【請求項１】薄膜半導体層と、ゲート絶縁膜を介して形
成されたゲート電極が絶縁基体の上に形成された電界効
果型薄膜トランジスタであって、 前記ゲート電極が、電界印加によって、前記薄膜半導体
層に所定のキャリア濃度を有するソース・ドレイン領域
の間に第１のチャンネル領域を形成する第１のゲート電
極と、 電界印加によって、前記ドレイン領域と第１のチャンネ
ル領域の間に、前記ドレイン領域のキャリア濃度より低
いキャリア濃度になる第２のチャンネル領域を形成する
第２のゲート電極を有することを特徴とする電界効果型
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185158A JP2864499B2 (ja) | 1988-07-25 | 1988-07-25 | 電界効果型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185158A JP2864499B2 (ja) | 1988-07-25 | 1988-07-25 | 電界効果型薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234970A JPH0234970A (ja) | 1990-02-05 |
| JP2864499B2 true JP2864499B2 (ja) | 1999-03-03 |
Family
ID=16165851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185158A Expired - Fee Related JP2864499B2 (ja) | 1988-07-25 | 1988-07-25 | 電界効果型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864499B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142566A (ja) * | 1982-02-19 | 1983-08-24 | Seiko Epson Corp | 薄膜半導体装置 |
| JPS60133756A (ja) * | 1983-12-21 | 1985-07-16 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
-
1988
- 1988-07-25 JP JP63185158A patent/JP2864499B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234970A (ja) | 1990-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |