JPH0321102B2 - - Google Patents
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- JPH0321102B2 JPH0321102B2 JP60216515A JP21651585A JPH0321102B2 JP H0321102 B2 JPH0321102 B2 JP H0321102B2 JP 60216515 A JP60216515 A JP 60216515A JP 21651585 A JP21651585 A JP 21651585A JP H0321102 B2 JPH0321102 B2 JP H0321102B2
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- oxide film
- nmos
- pmos
- insulating film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の改良に関する。
近年、半導体集積回路の微細化が進んでいる
が、それとともに高速性、高信頼性に対する要求
も厳しくなつている。ところで、従来のCMOS
半導体装置は第２図(a)〜(c)に示すような方法によ
り製造されている。
が、それとともに高速性、高信頼性に対する要求
も厳しくなつている。ところで、従来のCMOS
半導体装置は第２図(a)〜(c)に示すような方法によ
り製造されている。
まず、ｐ型シリコン基板１表面の一部に選択的
にＮ型ウエル領域２を形成する。次に、ウエル領
域２以外の基板１及びウエル領域２の所定領域に
それぞれフイールド反転防止層３，４を形成す
る。つづいて、選択酸化法によりフイールド酸化
膜５を形成した後、ゲート酸化膜６を形成する。
つづいて、MOSトランジスタのしきい値電圧
（Vth）調整、パンチスルー耐圧向上などのため
にチヤネルイオン注入層７，７′を形成する（第
３図ａ図示）。次いで、全面に多結晶シリコン膜
を堆積した後、例えばリンを拡散して低抵抗化す
る。つづいて、多結晶シリコン膜をパターニング
してゲート電極８を形成する。つづいて、ウエル
領域２上に図示しないレジストを形成した後、例
えばヒ素をイオン注入することによりN+型ソー
ス、ドレイン領域９，１０を形成し、前記レジス
トを除去する。つづいて、ウエル領域２以外の基
板１上に図示しないレジストを形成した後、例え
ばボロンをイオン注入することによりP+型ソー
ス、ドレイン領域１１，１２を形成し、前記レジ
ストを除去する（同図ｂ図示）。次いで、全面に
層間絶縁層１３を堆積した後、その一部を選択的
にエツチングしてコンタクトホールに開孔する。
つづいて、全面にAlを蒸着した後、パターニン
グして配線１４を形成し、CMOS半導体装置を
製造する（同図ｃ図示）。
にＮ型ウエル領域２を形成する。次に、ウエル領
域２以外の基板１及びウエル領域２の所定領域に
それぞれフイールド反転防止層３，４を形成す
る。つづいて、選択酸化法によりフイールド酸化
膜５を形成した後、ゲート酸化膜６を形成する。
つづいて、MOSトランジスタのしきい値電圧
（Vth）調整、パンチスルー耐圧向上などのため
にチヤネルイオン注入層７，７′を形成する（第
３図ａ図示）。次いで、全面に多結晶シリコン膜
を堆積した後、例えばリンを拡散して低抵抗化す
る。つづいて、多結晶シリコン膜をパターニング
してゲート電極８を形成する。つづいて、ウエル
領域２上に図示しないレジストを形成した後、例
えばヒ素をイオン注入することによりN+型ソー
ス、ドレイン領域９，１０を形成し、前記レジス
トを除去する。つづいて、ウエル領域２以外の基
板１上に図示しないレジストを形成した後、例え
ばボロンをイオン注入することによりP+型ソー
ス、ドレイン領域１１，１２を形成し、前記レジ
ストを除去する（同図ｂ図示）。次いで、全面に
層間絶縁層１３を堆積した後、その一部を選択的
にエツチングしてコンタクトホールに開孔する。
つづいて、全面にAlを蒸着した後、パターニン
グして配線１４を形成し、CMOS半導体装置を
製造する（同図ｃ図示）。
上述した従来のCMOS半導体装置ではＰチヤ
ネルトランジスタ（以下、PMOSと記す）、Ｎチ
ヤネルトランジスタ（以下、NMOSと記す）と
もに同一膜厚のゲート酸化膜が用いられており、
両者の単位面積当りのゲート容量は同一となつて
いる。
ネルトランジスタ（以下、PMOSと記す）、Ｎチ
ヤネルトランジスタ（以下、NMOSと記す）と
もに同一膜厚のゲート酸化膜が用いられており、
両者の単位面積当りのゲート容量は同一となつて
いる。
〔背景技術の問題点〕
一般的にCMOS半導体装置では、キヤリア移
動度を比較すると正孔は電子よりも移動度が小さ
く、Ｐチヤネルトランジスタ（以下、PMOSと
記す）はＮチヤネルトランジスタ（以下、
NMOSと記す）よりもトランジスタ駆動力が劣
つていることを考慮する必要がある。ところで、
上記CMOS半導体装置を微細化する場合、スケ
ーリング則に従つてゲート酸化膜の膜厚を薄く
し、チヤネル領域の不純物濃度を増大させるが、
トランジスタ駆動力に関しては新たに以下のよう
な問題を考慮しなければならない。まず、ゲート
酸化膜厚の減少及びチヤネル領域の不純物濃度の
増大により、垂直方向の電界強度が増加してキヤ
リア移動度を低下させることが問題となる。ま
た、酸化膜厚が更に減少すると、反転層容量が直
列に入るため、実効的なゲート容量が減少する。
これらの原因のため、ゲート酸化膜厚を減少して
も、トランジスタ駆動力はスケーリング則から単
純に予想されるほど増大するわけではない。この
ようなスケーリング則からのずれは、CMOS回
路を構成するPMOSとNMOSとで異なる。すな
わち、NMOSではチヤネル領域の不純物分布が
表面チヤネル型で、キヤリア（電子）の散乱が生
じ易く、しかも電子の移動度の垂直方向電界依存
性が大きいため、トランジスタ駆動力の低下が著
しく、スケーリング則からのずれが大きい。これ
に対してPMOSではチヤネル領域の不純物分布
が埋込みチヤネル型で、正孔の移動度の垂直方向
電界依存性も小さいため、スケーリング則からの
ずれは比較的小さい。
動度を比較すると正孔は電子よりも移動度が小さ
く、Ｐチヤネルトランジスタ（以下、PMOSと
記す）はＮチヤネルトランジスタ（以下、
NMOSと記す）よりもトランジスタ駆動力が劣
つていることを考慮する必要がある。ところで、
上記CMOS半導体装置を微細化する場合、スケ
ーリング則に従つてゲート酸化膜の膜厚を薄く
し、チヤネル領域の不純物濃度を増大させるが、
トランジスタ駆動力に関しては新たに以下のよう
な問題を考慮しなければならない。まず、ゲート
酸化膜厚の減少及びチヤネル領域の不純物濃度の
増大により、垂直方向の電界強度が増加してキヤ
リア移動度を低下させることが問題となる。ま
た、酸化膜厚が更に減少すると、反転層容量が直
列に入るため、実効的なゲート容量が減少する。
これらの原因のため、ゲート酸化膜厚を減少して
も、トランジスタ駆動力はスケーリング則から単
純に予想されるほど増大するわけではない。この
ようなスケーリング則からのずれは、CMOS回
路を構成するPMOSとNMOSとで異なる。すな
わち、NMOSではチヤネル領域の不純物分布が
表面チヤネル型で、キヤリア（電子）の散乱が生
じ易く、しかも電子の移動度の垂直方向電界依存
性が大きいため、トランジスタ駆動力の低下が著
しく、スケーリング則からのずれが大きい。これ
に対してPMOSではチヤネル領域の不純物分布
が埋込みチヤネル型で、正孔の移動度の垂直方向
電界依存性も小さいため、スケーリング則からの
ずれは比較的小さい。
そして、回路の遅延時間に関しては、ゲート酸
化膜厚の減少がゲート負荷容量を増大させ、ひい
ては全体の負荷容量を増大させることが問題とな
る。このため、トランジスタ駆動力の増大が小さ
く、全体の負荷容量のうちゲート負荷容量の占め
る割合が大きいような回路では、ゲート酸化膜厚
を減少させると、逆に回路の遅延時間が増大する
場合も想定される。
化膜厚の減少がゲート負荷容量を増大させ、ひい
ては全体の負荷容量を増大させることが問題とな
る。このため、トランジスタ駆動力の増大が小さ
く、全体の負荷容量のうちゲート負荷容量の占め
る割合が大きいような回路では、ゲート酸化膜厚
を減少させると、逆に回路の遅延時間が増大する
場合も想定される。
一方、微細化が進むに従つて、チヤネル領域で
の電界の増大によりホツトキヤリアが生成し、信
頼性が問題となる。この信頼性に関しても、ゲー
ト酸化膜の薄膜化が及ぼす影響はPMOSと
NMOSとで異なる。すなわち、衝突イオン化効
率は電子の方が正孔よりも大きい。また、チヤネ
ル領域の不純物分布が表面チヤル型である
NMOSでは電流経路がゲート酸化膜に近いため、
ホツトキヤリアのゲート酸化膜への注入効率が高
い。このため、ゲート酸化膜の薄膜化による信頼
性の低下はNMOSではより激しく、PMOSでは
比較的緩やかである。
の電界の増大によりホツトキヤリアが生成し、信
頼性が問題となる。この信頼性に関しても、ゲー
ト酸化膜の薄膜化が及ぼす影響はPMOSと
NMOSとで異なる。すなわち、衝突イオン化効
率は電子の方が正孔よりも大きい。また、チヤネ
ル領域の不純物分布が表面チヤル型である
NMOSでは電流経路がゲート酸化膜に近いため、
ホツトキヤリアのゲート酸化膜への注入効率が高
い。このため、ゲート酸化膜の薄膜化による信頼
性の低下はNMOSではより激しく、PMOSでは
比較的緩やかである。
以上のように、CMOS半導体装置の微細化に
あたつては、特にゲート酸化膜の薄膜化が高速
化、高信頼性化に及ぼす影響がPMOSとNMOS
とで異なることを考慮する必要がある。ところ
が、従来のCMOS半導体装置ではPMOS、
NMOSともに同一膜厚のゲート酸化膜を用い、
単位面積当りのゲート容量が同一であるので、高
速化、高信頼性化を達成することが困難であつ
た。
あたつては、特にゲート酸化膜の薄膜化が高速
化、高信頼性化に及ぼす影響がPMOSとNMOS
とで異なることを考慮する必要がある。ところ
が、従来のCMOS半導体装置ではPMOS、
NMOSともに同一膜厚のゲート酸化膜を用い、
単位面積当りのゲート容量が同一であるので、高
速化、高信頼性化を達成することが困難であつ
た。
本発明は上記事情を考慮してなされたものであ
り、素子の微細化に対応して、高速かつ高信頼性
の相補型半導体装置を提供しようとするものであ
る。
り、素子の微細化に対応して、高速かつ高信頼性
の相補型半導体装置を提供しようとするものであ
る。
本発明の相補型半導体装置は、第１導電型の半
導体基板表面に形成されたｐ型及びＮ型の素子領
域上にそれぞれゲート絶縁膜及びゲート電極を形
成し、ゲート電極の両側方の素子領域表面にそれ
ぞれソース、ドレイン領域を形成したＮチヤネル
トランジスタ及びｐチヤネルトランジスタを有す
る相補型半導体装置において、Ｐチヤネルトラン
ジスタのゲート絶縁膜の比誘電率がＮチヤネルト
ランジスタのそれよりも大きいことを特徴とする
ものである。
導体基板表面に形成されたｐ型及びＮ型の素子領
域上にそれぞれゲート絶縁膜及びゲート電極を形
成し、ゲート電極の両側方の素子領域表面にそれ
ぞれソース、ドレイン領域を形成したＮチヤネル
トランジスタ及びｐチヤネルトランジスタを有す
る相補型半導体装置において、Ｐチヤネルトラン
ジスタのゲート絶縁膜の比誘電率がＮチヤネルト
ランジスタのそれよりも大きいことを特徴とする
ものである。
ゲート絶縁膜の比誘電率について、Ｐチヤネル
トランジスタの方がＮチヤネルトランジスタより
も大きくなるようにするには、例えばPMOSの
ゲート絶縁膜として窒化膜、NMOSのゲート絶
縁膜として酸化膜を用いたり、PMOSのゲート
絶縁膜として酸化膜、NMOSのゲート絶縁膜と
して酸化膜と窒化膜との積層膜を用いればよい。
トランジスタの方がＮチヤネルトランジスタより
も大きくなるようにするには、例えばPMOSの
ゲート絶縁膜として窒化膜、NMOSのゲート絶
縁膜として酸化膜を用いたり、PMOSのゲート
絶縁膜として酸化膜、NMOSのゲート絶縁膜と
して酸化膜と窒化膜との積層膜を用いればよい。
このような相補型半導体装置によれば、素子を
微細化してもPMOS及びNMOSの実効的なゲー
ト容量（あるいは垂直方向電界）をそれぞれに最
適な値に設定することができ、高速化、高信頼性
化を図ることができる。
微細化してもPMOS及びNMOSの実効的なゲー
ト容量（あるいは垂直方向電界）をそれぞれに最
適な値に設定することができ、高速化、高信頼性
化を図ることができる。
〔発明の実施例〕
以下、本発明の実施例を図面を参照し、製造方
法を併記して説明する。
法を併記して説明する。
実施例 １
まず、Ｐ型シリコン基板４４１の表面の一部に
選択的にＮ型ウエル領域４２を形成する。次に、
ウエル領域４２以外の基板４１及びウエル領域４
２の所定領域にそれぞれフイールド反転防止層４
３，４４を形成する。つづいて、選択酸化法によ
りフイールド酸化膜４５を形成する。つづいて、
全面にＰチヤネルトランジスタのゲート絶縁膜と
なるシリコン窒化膜４６を形成する。つづいて、
MOSトランジスタのしきい値電圧（Vth）調整、
パンチスルー耐圧向上などのためにチヤネルイオ
ン注入層４７，４７′を形成する（第１図ａ図
示）。次いで、ウエル領域４２上にホトレジスト
パターン４８を形成した後、ウエル領域４２以外
の基板４１上のシリコン窒化膜４６をエツチング
除去する（同図ｂ図示）。次いで、前記ホトレジ
ストパターン４８を除去した後、熱酸化を行な
い、ウエル領域４２以外の基板４１の素子領域表
面にゲート酸化膜４９を形成する。つづいて、全
面に多結晶シリコン膜を堆積した後、例えばリン
を拡散して低抵抗化する。つづいて、多結晶シリ
コン膜をパターニングしてゲート電極５０，５０
を形成する。つづいて、ウエル領域４２上に図示
しないレジストを形成した後、例えばヒ素をイオ
ン注入することによりN+型ソース、ドレイン領
域５１，５２を形成し、前記レジストを除去す
る。つづいて、ウエル領域４２以外の基板４１上
に図示しないレジストを形成した後、例えばボロ
ンをイオン注入することによりP+型ソース、ド
レイン領域５３，５４を形成し、前記レジストを
除去する（同図ｃ図示）。次いで、全面に層間絶
縁膜５５を堆積した後、その一部を選択的にエツ
チングしてコンタクトホールを開孔する。つづい
て、全面にAlを蒸着した後、パターニングして
配線５６を形成し、CMOSを製造する（同図ｄ
図示）。
選択的にＮ型ウエル領域４２を形成する。次に、
ウエル領域４２以外の基板４１及びウエル領域４
２の所定領域にそれぞれフイールド反転防止層４
３，４４を形成する。つづいて、選択酸化法によ
りフイールド酸化膜４５を形成する。つづいて、
全面にＰチヤネルトランジスタのゲート絶縁膜と
なるシリコン窒化膜４６を形成する。つづいて、
MOSトランジスタのしきい値電圧（Vth）調整、
パンチスルー耐圧向上などのためにチヤネルイオ
ン注入層４７，４７′を形成する（第１図ａ図
示）。次いで、ウエル領域４２上にホトレジスト
パターン４８を形成した後、ウエル領域４２以外
の基板４１上のシリコン窒化膜４６をエツチング
除去する（同図ｂ図示）。次いで、前記ホトレジ
ストパターン４８を除去した後、熱酸化を行な
い、ウエル領域４２以外の基板４１の素子領域表
面にゲート酸化膜４９を形成する。つづいて、全
面に多結晶シリコン膜を堆積した後、例えばリン
を拡散して低抵抗化する。つづいて、多結晶シリ
コン膜をパターニングしてゲート電極５０，５０
を形成する。つづいて、ウエル領域４２上に図示
しないレジストを形成した後、例えばヒ素をイオ
ン注入することによりN+型ソース、ドレイン領
域５１，５２を形成し、前記レジストを除去す
る。つづいて、ウエル領域４２以外の基板４１上
に図示しないレジストを形成した後、例えばボロ
ンをイオン注入することによりP+型ソース、ド
レイン領域５３，５４を形成し、前記レジストを
除去する（同図ｃ図示）。次いで、全面に層間絶
縁膜５５を堆積した後、その一部を選択的にエツ
チングしてコンタクトホールを開孔する。つづい
て、全面にAlを蒸着した後、パターニングして
配線５６を形成し、CMOSを製造する（同図ｄ
図示）。
上記CMOSでは、PMOSのゲート絶縁膜であ
るシリコン窒化膜４６の方がNMOSのゲート酸
化膜４９よりも比誘電率が大きいため、ゲート容
量はPMOSの方がNMOSよりも大きくなつてい
る。
るシリコン窒化膜４６の方がNMOSのゲート酸
化膜４９よりも比誘電率が大きいため、ゲート容
量はPMOSの方がNMOSよりも大きくなつてい
る。
なお、例えばPMOSのゲート絶縁膜として酸
化膜、NMOSのゲート絶縁膜として酸化膜と窒
化膜との積層膜を用いることにより、上記実施例
１と同様にPMOSのゲート容量をNMOSのゲー
ト容量よりも大きくすることができる。
化膜、NMOSのゲート絶縁膜として酸化膜と窒
化膜との積層膜を用いることにより、上記実施例
１と同様にPMOSのゲート容量をNMOSのゲー
ト容量よりも大きくすることができる。
上述したように素子を微細化してゲート容量が
大きくなつた場合、トランジスタ駆動力の増大は
スケーリング則から期待されるものとはならない
が、その増大の割合はPMOSの方がNMOSより
も大きい。一方、素子を微細化してゲート容量が
大きくなつた場合、信頼性の低下はNMOSの方
がPMOSよりも激しい。
大きくなつた場合、トランジスタ駆動力の増大は
スケーリング則から期待されるものとはならない
が、その増大の割合はPMOSの方がNMOSより
も大きい。一方、素子を微細化してゲート容量が
大きくなつた場合、信頼性の低下はNMOSの方
がPMOSよりも激しい。
したがつて、上記実施例１のCMOSのように
PMOSのゲート容量（あるいは垂直方向電界）
のみを大きくするようにすれば、PMOSでは信
頼性の低下を招くことなく、トランジスタ駆動力
を増大させ、高速化を達成することができる。ま
た、微細化に際して、PMOS、NMOSのゲート
容量を各々設定することにより、両者のトランジ
スタ駆動力の増大率を同一に設定することが可能
となるため、回路を一律に縮小しても動作マージ
ンを大きくすることができる。
PMOSのゲート容量（あるいは垂直方向電界）
のみを大きくするようにすれば、PMOSでは信
頼性の低下を招くことなく、トランジスタ駆動力
を増大させ、高速化を達成することができる。ま
た、微細化に際して、PMOS、NMOSのゲート
容量を各々設定することにより、両者のトランジ
スタ駆動力の増大率を同一に設定することが可能
となるため、回路を一律に縮小しても動作マージ
ンを大きくすることができる。
以上詳述した如く本発明の相補型半導体装置に
よれば、素子の微細化に対応して、高速化、高信
頼性化を達成するとともに、動作マージンを増大
できるなど顕著な効果を奏するものである。
よれば、素子の微細化に対応して、高速化、高信
頼性化を達成するとともに、動作マージンを増大
できるなど顕著な効果を奏するものである。
第１図ａ〜ｄは本発明の実施例１における
CMOS半導体装置を得るための製造工程を示す
断面図、第２図ａ〜ｃは従来のCMOS半導体装
置を得るための製造工程を示す断面図である。 ４１……Ｐ型シリコン基板、４２……Ｎ型ウエ
ル領域、４３，４４……フイールド反転防止層、
４５……フイールド酸化膜、４６……シリコン窒
化膜、４７，４７′……チヤネルイオン注入層、
４８……ホトレジストパターン、４９……ゲート
酸化膜、５０……ゲート電極、５１，５２……
N+型ソース、ドレイン領域、５３，５４……P+
ソース、ドレイン領域、５５……層間絶縁膜、５
６……配線。
CMOS半導体装置を得るための製造工程を示す
断面図、第２図ａ〜ｃは従来のCMOS半導体装
置を得るための製造工程を示す断面図である。 ４１……Ｐ型シリコン基板、４２……Ｎ型ウエ
ル領域、４３，４４……フイールド反転防止層、
４５……フイールド酸化膜、４６……シリコン窒
化膜、４７，４７′……チヤネルイオン注入層、
４８……ホトレジストパターン、４９……ゲート
酸化膜、５０……ゲート電極、５１，５２……
N+型ソース、ドレイン領域、５３，５４……P+
ソース、ドレイン領域、５５……層間絶縁膜、５
６……配線。
Claims (1)
- １ 第１導電型の半導体基板表面に形成されたｐ
型及びＮ型の素子領域上にそれぞれゲート絶縁膜
及びゲート電極を形成し、ゲート電極の両側方の
素子領域表面にそれぞれソース、ドレイン領域を
形成したＮチヤネルトランジスタ及びｐチヤネル
トランジスタを有する相補型半導体装置におい
て、Ｐチヤネルトランジスタのゲート絶縁膜の比
誘電率がＮチヤネルトランジスタのそれよりも大
きいことを特徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216515A JPS6276666A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216515A JPS6276666A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276666A JPS6276666A (ja) | 1987-04-08 |
| JPH0321102B2 true JPH0321102B2 (ja) | 1991-03-20 |
Family
ID=16689642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216515A Granted JPS6276666A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276666A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060568B2 (en) * | 2004-06-30 | 2006-06-13 | Intel Corporation | Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182555A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 相補型電界効果半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4961447U (ja) * | 1972-09-07 | 1974-05-30 |
-
1985
- 1985-09-30 JP JP60216515A patent/JPS6276666A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182555A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 相補型電界効果半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276666A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |