JPH04318964A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04318964A JPH04318964A JP8641191A JP8641191A JPH04318964A JP H04318964 A JPH04318964 A JP H04318964A JP 8641191 A JP8641191 A JP 8641191A JP 8641191 A JP8641191 A JP 8641191A JP H04318964 A JPH04318964 A JP H04318964A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- capacitor
- conductive film
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 35
- 238000010030 laminating Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り， ＭＯＳ ＦＥＴ 構造のキャパシタお
よびその製造方法に関する。
造方法に係り， ＭＯＳ ＦＥＴ 構造のキャパシタお
よびその製造方法に関する。
【０００２】このキャパシタは， 半導体装置の内部回
路のタイミングを調整するためのＣＲ時定数を利用した
ディレイ回路や， あるいはカップリングキャパシタと
して使用されている。
路のタイミングを調整するためのＣＲ時定数を利用した
ディレイ回路や， あるいはカップリングキャパシタと
して使用されている。
【０００３】しかしながら， この種のキャパシタはそ
の静電容量がゲート電圧に依存する欠点の解決と， ま
た，半導体装置の高集積化に伴う小面積化が要求されて
いる。本発明はこれらの要求を充たしたキャパシタとし
て利用できる。
の静電容量がゲート電圧に依存する欠点の解決と， ま
た，半導体装置の高集積化に伴う小面積化が要求されて
いる。本発明はこれらの要求を充たしたキャパシタとし
て利用できる。
【０００４】
【従来の技術】従来のＭＯＳ プロセスを用いて， ゲ
ート絶縁膜を誘電体膜としてキャパシタを形成する場合
， ＦＥＴ のゲートの面積を大きくし，ソースドレイ
ン領域 （拡散層） に電源電圧を印加する方法が一般
的であった。
ート絶縁膜を誘電体膜としてキャパシタを形成する場合
， ＦＥＴ のゲートの面積を大きくし，ソースドレイ
ン領域 （拡散層） に電源電圧を印加する方法が一般
的であった。
【０００５】図３（Ａ），（Ｂ） は従来例によるキャ
パシタの断面図である。図３（Ａ） はＦＥＴ がＯＦ
Ｆ 状態， 図３（Ｂ）はＦＥＴ がＯＮ状態の図であ
る。図において， １はキャパシタを構成する導電膜電
極で，ＭＯＳ ＦＥＴ のゲートに相当し，２はキャパ
シタを構成する拡散層電極で，ＭＯＳ ＦＥＴ のソー
スおよびドレイン拡散層に相当し，３はキャパシタを構
成する誘電体膜でＭＯＳ ＦＥＴ のゲート絶縁膜に相
当する。
パシタの断面図である。図３（Ａ） はＦＥＴ がＯＦ
Ｆ 状態， 図３（Ｂ）はＦＥＴ がＯＮ状態の図であ
る。図において， １はキャパシタを構成する導電膜電
極で，ＭＯＳ ＦＥＴ のゲートに相当し，２はキャパ
シタを構成する拡散層電極で，ＭＯＳ ＦＥＴ のソー
スおよびドレイン拡散層に相当し，３はキャパシタを構
成する誘電体膜でＭＯＳ ＦＥＴ のゲート絶縁膜に相
当する。
【０００６】また，４はＦＥＴ がＯＦＦ していると
きに形成される空乏層であり，５はＦＥＴ がＯＮして
いるときに形成されるチャネル（基板の導電型が反転し
た反転層）であり，８はシリコン（Ｓｉ）基板である。
きに形成される空乏層であり，５はＦＥＴ がＯＮして
いるときに形成されるチャネル（基板の導電型が反転し
た反転層）であり，８はシリコン（Ｓｉ）基板である。
【０００７】この場合， キャパシタは単なるＦＥＴ
であるため，ゲート電圧がＦＥＴ のしきい値電圧を越
えてＦＥＴ が ＯＮ 状態にならなければゲート絶縁
膜直下に導電層（チャネル）が形成されず，ゲート電圧
がしきい値電圧以下の場合はキャパシタの容量は減り，
安定した静電容量を持ったキャパシタとはいえなかっ
た。
であるため，ゲート電圧がＦＥＴ のしきい値電圧を越
えてＦＥＴ が ＯＮ 状態にならなければゲート絶縁
膜直下に導電層（チャネル）が形成されず，ゲート電圧
がしきい値電圧以下の場合はキャパシタの容量は減り，
安定した静電容量を持ったキャパシタとはいえなかっ
た。
【０００８】この問題を回避する手段として， ＣＭＯ
Ｓプロセスを用いて， ｐチャネルおよびｎチャネル両
方のキャパシタを形成し，例えばディレイ回路では両方
のゲートを同一信号線に接続し，ｐチャネルのソースお
よびドレインを電源電圧 ＶＣＣに，ｎチャネルのソー
スおよびドレインを接地電圧 ＶＳＳに接続する。
Ｓプロセスを用いて， ｐチャネルおよびｎチャネル両
方のキャパシタを形成し，例えばディレイ回路では両方
のゲートを同一信号線に接続し，ｐチャネルのソースお
よびドレインを電源電圧 ＶＣＣに，ｎチャネルのソー
スおよびドレインを接地電圧 ＶＳＳに接続する。
【０００９】このようにすると，信号線が接地電位 ０
Ｖのときはｐチャネルが ＯＮ 状態，ｎチャネルが
ＯＦＦ 状態となり，信号線が ＶＣＣのときはｎチャ
ネルが ＯＮ 状態， ｐチャネルがＯＦＦ 状態とな
り， 信号レベルの如何にかかわらずいずれかのキャパ
シタが ＯＮ 状態となっている。
Ｖのときはｐチャネルが ＯＮ 状態，ｎチャネルが
ＯＦＦ 状態となり，信号線が ＶＣＣのときはｎチャ
ネルが ＯＮ 状態， ｐチャネルがＯＦＦ 状態とな
り， 信号レベルの如何にかかわらずいずれかのキャパ
シタが ＯＮ 状態となっている。
【００１０】
【発明が解決しようとする課題】従来例によると，ｐチ
ャネルおよびｎチャネルのキャパシタが必要となり，高
集積化の妨げとなっていた。
ャネルおよびｎチャネルのキャパシタが必要となり，高
集積化の妨げとなっていた。
【００１１】本発明は小面積で， ゲート電圧に依存し
ない安定な静電容量を持つＭＯＳ ＦＥＴ 構造のキャ
パシタの提供を目的とする。
ない安定な静電容量を持つＭＯＳ ＦＥＴ 構造のキャ
パシタの提供を目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は，１）
基板表面に形成された拡散層電極（２） と誘電体膜（
３）と導電体膜電極（１） とが順に積層されてなり，
該導電体膜電極（１） の幅が該拡散層電極（２） 形
成時の不純物の横方向拡散距離の２倍以下に選択されて
いる半導体装置，あるいは ２）前記導電体膜電極（１） を複数個有し，各々が相
互に接続されている前記１）記載の半導体装置，あるい
は３）一導電型半導体基板上に誘電体膜（３）を被着す
る工程と，該誘電体膜（３）の上に導電体膜電極（１）
を形成する工程と，該導電体膜電極（１） の両側よ
り該基板内に反対導電型の不純物を導入し，該不純物の
横方向拡散により該導電体膜電極（１） の下側を連結
して拡散層電極（２） を形成する工程を有する半導体
装置の製造方法により達成される。
基板表面に形成された拡散層電極（２） と誘電体膜（
３）と導電体膜電極（１） とが順に積層されてなり，
該導電体膜電極（１） の幅が該拡散層電極（２） 形
成時の不純物の横方向拡散距離の２倍以下に選択されて
いる半導体装置，あるいは ２）前記導電体膜電極（１） を複数個有し，各々が相
互に接続されている前記１）記載の半導体装置，あるい
は３）一導電型半導体基板上に誘電体膜（３）を被着す
る工程と，該誘電体膜（３）の上に導電体膜電極（１）
を形成する工程と，該導電体膜電極（１） の両側よ
り該基板内に反対導電型の不純物を導入し，該不純物の
横方向拡散により該導電体膜電極（１） の下側を連結
して拡散層電極（２） を形成する工程を有する半導体
装置の製造方法により達成される。
【００１３】
【作用】図１は本発明の原理説明図である。図において
，１はキャパシタを構成する導電膜電極で，ＭＯＳ Ｆ
ＥＴ のゲートに相当し，２はキャパシタを構成する拡
散層電極で，ＭＯＳ ＦＥＴ のソースおよびドレイン
拡散層に相当し，３はキャパシタを構成する誘電体膜で
ＭＯＳ ＦＥＴ のゲート絶縁膜に相当し， ８はＳｉ
基板である。
，１はキャパシタを構成する導電膜電極で，ＭＯＳ Ｆ
ＥＴ のゲートに相当し，２はキャパシタを構成する拡
散層電極で，ＭＯＳ ＦＥＴ のソースおよびドレイン
拡散層に相当し，３はキャパシタを構成する誘電体膜で
ＭＯＳ ＦＥＴ のゲート絶縁膜に相当し， ８はＳｉ
基板である。
【００１４】本発明においては，導電膜電極１の幅を拡
散層形成時の横方向拡散距離の２倍以下にすることで，
導電膜電極１の下には拡散層電極２が形成されて，チャ
ネルの有無に依存しない静電容量が安定したキャパシタ
を構成している。
散層形成時の横方向拡散距離の２倍以下にすることで，
導電膜電極１の下には拡散層電極２が形成されて，チャ
ネルの有無に依存しない静電容量が安定したキャパシタ
を構成している。
【００１５】したがって，従来行われていたｐチャネル
およびｎチャネル両方のキャパシタを形成する必要がな
く，キャパシタの占有面積は少なくなる。さらに，本発
明ではキャパシタ形成に特別のプロセスを必要としない
で， 通常のＦＥＴ 形成と同時に行えるという大きな
利点がある。
およびｎチャネル両方のキャパシタを形成する必要がな
く，キャパシタの占有面積は少なくなる。さらに，本発
明ではキャパシタ形成に特別のプロセスを必要としない
で， 通常のＦＥＴ 形成と同時に行えるという大きな
利点がある。
【００１６】
【実施例】図２は本発明の一実施例を説明するキャパシ
タの平面図である。図において，１はキャパシタを構成
する導電膜電極で例えば厚さ３０００Åのポリシリコン
膜からなり，２はキャパシタを構成する拡散層電極，３
はキャパシタを構成する誘電体膜で熱酸化による厚さ
２００Åの二酸化シリコン（ＳｉＯ２）膜， ６は導電
膜電極１のコンタクト窓，７は拡散層電極２のコンタク
ト窓，８はｐ型シリコン（ｐ−Ｓｉ）基板である。
タの平面図である。図において，１はキャパシタを構成
する導電膜電極で例えば厚さ３０００Åのポリシリコン
膜からなり，２はキャパシタを構成する拡散層電極，３
はキャパシタを構成する誘電体膜で熱酸化による厚さ
２００Åの二酸化シリコン（ＳｉＯ２）膜， ６は導電
膜電極１のコンタクト窓，７は拡散層電極２のコンタク
ト窓，８はｐ型シリコン（ｐ−Ｓｉ）基板である。
【００１７】導電膜電極１は，例えば，１μｍの間隔を
開けて幅 ０．５μｍで長さ１０μｍの導電膜で９本形
成され，複数の各導電膜は一括して接続される。この場
合， 拡散層電極２はりんイオン（Ｐ＋ ） を次の条
件で注入し，その後，窒素（Ｎ２）雰囲気中で１０００
℃の活性化アニールを行うと，基板内に注入されたりん
（Ｐ） の横方向拡散により導電膜電極１の下側に拡散
層電極２が形成される。
開けて幅 ０．５μｍで長さ１０μｍの導電膜で９本形
成され，複数の各導電膜は一括して接続される。この場
合， 拡散層電極２はりんイオン（Ｐ＋ ） を次の条
件で注入し，その後，窒素（Ｎ２）雰囲気中で１０００
℃の活性化アニールを行うと，基板内に注入されたりん
（Ｐ） の横方向拡散により導電膜電極１の下側に拡散
層電極２が形成される。
【００１８】Ｐ＋ の注入条件は， エネルギー ５０
ＫｅＶ，ドーズ量 ３×１０１５ｃｍ−２である。導
電膜電極１および拡散層電極２は各コンタクト窓６，７
を通じてＭＯＳ プロセスに用いるアルミニウム（Ａｌ
）等の配線に接続される。
ＫｅＶ，ドーズ量 ３×１０１５ｃｍ−２である。導
電膜電極１および拡散層電極２は各コンタクト窓６，７
を通じてＭＯＳ プロセスに用いるアルミニウム（Ａｌ
）等の配線に接続される。
【００１９】この実施例で得られたキャパシタの容量は
０．１１ ｐＦ であった。実施例ではコンタクト窓を
通して各電極にコンタクトしているが，電極接続手段は
どのようなものでもよい。
０．１１ ｐＦ であった。実施例ではコンタクト窓を
通して各電極にコンタクトしているが，電極接続手段は
どのようなものでもよい。
【００２０】また，実施例の電極１，２はｐ型，ｎ型の
どちらでもよい。また，導電膜電極１の形状は直線でな
くてもよく，横方向拡散による条件さえ満足すれば自由
である。
どちらでもよい。また，導電膜電極１の形状は直線でな
くてもよく，横方向拡散による条件さえ満足すれば自由
である。
【００２１】また，拡散層電極２の形成はイオン注入や
熱拡散等これに類するあらゆる手段を使用してよい。そ
のときの拡散層電極２の断面形状は自由であり，例えば
ＬＤＤ構造（オフセット構造）に代表される二重拡散層
でもよい。
熱拡散等これに類するあらゆる手段を使用してよい。そ
のときの拡散層電極２の断面形状は自由であり，例えば
ＬＤＤ構造（オフセット構造）に代表される二重拡散層
でもよい。
【００２２】
【発明の効果】小面積で， 安定した静電容量を持つキ
ャパシタが得られた。この結果，素子の高集積化と動作
の安定性の向上に寄与することができた。
ャパシタが得られた。この結果，素子の高集積化と動作
の安定性の向上に寄与することができた。
【図面の簡単な説明】
【図１】 本発明の原理説明図
【図２】 本発明の一実施例を説明するキャパシタの
平面図
平面図
【図３】 従来例によるキャパシタの断面図
１ 導電膜電極でポリシリコン膜
２ 拡散層電極
３ 誘電体膜で熱酸化によるＳｉＯ２膜４ 空乏層
５ チャネル
６ 導電膜電極のコンタクト窓
７ 拡散層電極のコンタクト窓
８ 半導体基板で ｐ−Ｓｉ 基板
Claims (3)
- 【請求項１】 基板表面に形成された拡散層電極（２
） と誘電体膜（３）と導電体膜電極（１） とが順に
積層されてなり，該導電体膜電極（１） の幅が該拡散
層電極（２） 形成時の不純物の横方向拡散距離の２倍
以下に選択されていることを特徴とする半導体装置。 - 【請求項２】 前記導電体膜電極（１） を複数個有
し，各々が相互に接続されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 一導電型半導体基板上に誘電体膜（３
）を被着する工程と，該誘電体膜（３）の上に導電体膜
電極（１） を形成する工程と，該導電体膜電極（１）
の両側より該基板内に反対導電型の不純物を導入し，
該不純物の横方向拡散により該導電体膜電極（１） の
下側を連結して拡散層電極（２） を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8641191A JPH04318964A (ja) | 1991-04-18 | 1991-04-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8641191A JPH04318964A (ja) | 1991-04-18 | 1991-04-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318964A true JPH04318964A (ja) | 1992-11-10 |
Family
ID=13886129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8641191A Withdrawn JPH04318964A (ja) | 1991-04-18 | 1991-04-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318964A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997032343A1 (en) * | 1996-02-28 | 1997-09-04 | Sierra Semiconductor Coporation | High-precision, linear mos capacitor |
| JP5293184B2 (ja) * | 2006-09-27 | 2013-09-18 | 富士通セミコンダクター株式会社 | キャパシタを有する半導体装置及びその製造方法 |
| JP2016532292A (ja) * | 2013-07-30 | 2016-10-13 | シノプシス， インコーポレイテッドＳｙｎ０Ｐｓｙｓ， Ｉｎｃ． | 分離されたキャパシタを有する非対称高密度不揮発性メモリ |
-
1991
- 1991-04-18 JP JP8641191A patent/JPH04318964A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997032343A1 (en) * | 1996-02-28 | 1997-09-04 | Sierra Semiconductor Coporation | High-precision, linear mos capacitor |
| US6063659A (en) * | 1996-02-28 | 2000-05-16 | Le; Hung Pham | Method of forming a high-precision linear MOS capacitor using conventional MOS device processing steps |
| JP5293184B2 (ja) * | 2006-09-27 | 2013-09-18 | 富士通セミコンダクター株式会社 | キャパシタを有する半導体装置及びその製造方法 |
| US8674478B2 (en) | 2006-09-27 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device having capacitor with upper electrode whose circumference is made long |
| JP2016532292A (ja) * | 2013-07-30 | 2016-10-13 | シノプシス， インコーポレイテッドＳｙｎ０Ｐｓｙｓ， Ｉｎｃ． | 分離されたキャパシタを有する非対称高密度不揮発性メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4213139A (en) | Double level polysilicon series transistor cell | |
| KR950009793B1 (ko) | 반도체 장치 | |
| US5804858A (en) | Body contacted SOI MOSFET | |
| US4314857A (en) | Method of making integrated CMOS and CTD by selective implantation | |
| US5625216A (en) | MOS transistor having increased gate-drain capacitance | |
| KR930011232A (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
| JP2012138604A (ja) | Ｓｏｉ型トランジスタ | |
| US4178605A (en) | Complementary MOS inverter structure | |
| KR950028198A (ko) | 캐패시터 제조방법 | |
| US4380863A (en) | Method of making double level polysilicon series transistor devices | |
| US5352916A (en) | Fully CMOS-type SRAM device with grounding wire having contact holes | |
| US4319263A (en) | Double level polysilicon series transistor devices | |
| GB2151847A (en) | Semiconductor device with metal silicide layer and fabrication process thereof. | |
| KR920020725A (ko) | 초고집적 반도체 메모리장치의 제조방법 | |
| JPH04318964A (ja) | 半導体装置およびその製造方法 | |
| KR100284656B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| US5841199A (en) | Structure of semiconductor device | |
| US6709936B1 (en) | Narrow high performance MOSFET device design | |
| US5641697A (en) | Method of making a MOS device with an input protection circuit LP | |
| JP3411370B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR960015525B1 (ko) | 반도체 소자의 제조방법 | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| JP2728424B2 (ja) | 半導体集積回路装置 | |
| JPS6489366A (en) | Semiconductor device | |
| KR100192470B1 (ko) | 씨엠오에스 인버터 구조 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |