KR100284656B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

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이와사끼 히데히꼬
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Abstract

본 발명은 리프레시 시간이 길어 신뢰성이 높은 반도체 기억장치 및 그 제조방법에 관한 것으로, 실리콘 반도체기판(1)상에 MOS 트랜지스터(2)와 기억캐패시터(3)가 형성된 DRAM 메모리셀(16)에 있어서, 스토리지 노드 전극(1O)하의 소스·드레인 확산층(4a)의 접합깊이(Xj)를 O.1 내지 0.15㎛로 한다. 그 때문에 인 이온을 80keV 이상의 주입에너지로 이온주입함으로써 소스·드레인 확산층을 형성한다.

Description

반도체 기억장치 및 그 제조방법
본 발명은 MOS형 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Radom Access Memory)의 기억소자(Memory Cell)부 형성에 이용하는 반도체 기억장치 및 그 제조방법에 관한 것이다.
DRAM 등의 반도체 기억장치에 있어서, 통상, 메모리 어레이부의 트랜지스터(메모리셀 트랜지스터)에는 NMOS 트랜지스터, 주변회로부의 트랜지스터(로직회로 트랜지스터)에는 CM0S 트랜지스터가 사용되며, 종래부터 양자의 NMOS 트랜지스터로는 소스·드레인 확산층으로서 N형 고농도영역과 N형 저농도영역을 겸비한 소위 LDD(Lightly Doped Drain) 구조의 트랜지스터가 동일 프로세스하에서 작성되었다.
그러나, 최근 메모리셀 트랜지스터에 있어서는 N형 고농도영역 작성시의 이온주입으로 인한 결정결함을 무시할 수 없게 되었기 때문에 저농도화를 도모할 목적으로 메모리 어레이부에 대해 로직회로 트랜지스터의 N형 저농도영역 작성과 동일한 조건에서 이온주입을 함으로써, 메모리셀 트랜지스터에 관해서는 저농도 영역에서만 N형 소스·드레인 확산층을 형성하고 있다.
LDD구조의 N형 저농도영역은 IEEE의 문헌("The impact of N-Drain Length and Gate-Drain/Source Overlap on Submicrometer LDD Devices for VLSI, IEEE ELECTRON DEVICE LETTERS, VOL. ELD-8, NO. 10, OCTOBER 1987) 등에도 기재되어 있는 바와 같이, 통상 P+(인) 이온이 40keV 정도, 주입량 1× 1012~ 4 ×1013ions/㎠ 정도에서 이온주입되고 있으며, 이 경우 N형 저농도영역은 0.05㎛ 전후의 접합깊이가 되기 때문에 필연적으로 메모리셀 트랜지스터의 N형 소스·드레인 확산층도 마찬가지의 얕은 확산층이 되었다.
한편, DRAM 등의 반도체 기억장치에 있어서의 캐패시터에 관해서는 셀사이즈가 축소되어도 소정의 용량치를 확보할 필요가 있기 때문에 실효 표면적을 증대시키기 위해 3차원 구조의 캐패시터, 예를들면 반도체기판상에 쌓아올린 형태의 스택 캐패시터 등이 자주 사용되고 있다. 종래의 스택 캐패시터 구조에서는 예를들면 미국특허 No. 5,O17,982("CAPACITOR IN SEMICONDUCTER DEVICE")에 개시되어 있는 바와 같이 스토리지 노드 전극의 전기전도성을 높일 목적으로 스토리지 노드 전극막속에 비소 이온의 주입을 행하였다.
그러나, 상술한 반도체 기억장치에 있어서 깊이 0.05㎛ 부근의 기판이 얕은 부분은 반도체 기억장치의 제조 프로세스의 각종 피해로 인한 결정결함이 많은 영역이다. 그 때문에, 메모리셀 트랜지스터의 접합깊이가 얕은 소스·드레인 확산층은 결정결함의 영향을 받기 쉽고, 접합누설전류의 발생으로 인해 캐패시터의 전하유지 시간이 감소한다는 문제가 있었다. 이것을 다수의 기억소자에 있어서 리프레시 시간의 분포로 본 것이 제6(a)도, 제6(b)도인데, 이들 도면에 도시한 바와 같이 각 기억소자가 기억(전하)을 유지할 수 있는 시간인 리프레시 시간(Tref)이 짧을수록 넓게 분포해 버려 신뢰성이 낮아지게 된다.
본 발명은 상기의 과제를 해결하기 위해 이루어진 것으로, 리프레시 시간이 길고, 신뢰성이 높은 반도체 기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
제1도는 본 발명에 따른 제1실시형태의 DRAM 메모리셀을 도시한 단면도이다.
제2(a)도∼제2(c)도는 본 발명에 따른 DRAM 메모리셀의 제조공정을 공정순서를 따라 도시한 프로세스 플로도이다.
제3(a)도∼제3(c)도는 본 발명에 따른 제2실시형태의 DRAM 메모리셀의 제조공정을 공정순서를 따라 도시한 프로세스 플로도이다.
제4(a)도∼제4(d)도는 실험예 1의 소스·드레인 확산층 형성시의 이온주입 에너지와 리프레시 시간의 관계를 도시한 도면이다.
제5(a)도∼제5(c)도는 실험예 2의 소스·드레인 확산층 형성시의 이온주입 에너지와 리프레시 시간의 관계를 도시한 도면이다.
제6(a)도, 제6(b)도는 종래의 DRAM 메모리셀의 리프레시 시간을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 반도체 기판(반도체기판) 2 : M0S 트랜지스터
3 : 기억 캐패시터
4a, 4b, 4a’4b’: 소스·드레인 확산층
5 : 소자분리막 6 : 게이트 절연막
7 : 게이트전극 8 : 제1층간절연막
9 : 셀 콘택트구멍 10 : 스토리지 노드 전극
11 : 유전체막 12 : 셀플레이트전극
13 : 제2층간절연막 14 : 콘택트구멍
15 : 비트선
16 : DRAM 메모리셀(반도체 기억장치)
Xj, Xj’: 접합깊이
상기의 목적을 달성하기 위해 본 발명의 제1반도체 기억장치는 반도체기판 표면에 형성된 불순물 확산층에 도통하는 스토리지 노드 전극을 가진 기억 캐패시터를 포함하는 반도체 기억장치에 있어서, 스토리지 노드 전극하의 불순물 확산층의 접합깊이가 0.1㎛ 이상인 것을 특징으로 하는 것이다. 또, 본 발명의 제2반도체 기억장치는 상기 불순물 확산층중 콘택트구멍 개구영역에 있어서의 접합깊이가 O.1㎛ 이상인 것을 특징으로 하는 것이다.
또, 본 발명에 따른 제1반도체 기억장치의 제조방법은, 반도체기판 표면에 형성된 불순물 확산층에 도통하는 스토리지 노드 전극을 가진 기억캐패시터를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1도전형을 가진 반도체기판상에서 제1도전형과 반대의 도전형인 제2도전형을 가진 불순물을 이온주입함으로써 그 접합깊이가 O.1㎛ 이상의 불순물 확산층을 형성하는 공정과, 반도체기판상에 층간절연막을 형성한 후, 불순물 확산층상의 층간절연막에 콘택트구멍을 형성하는 공정과, 불순물 확산층에 도통하는 스토리지 노드 전극을 층간절연막상에 형성하는 공정을 가진 것을 특징으로 하는 것이다.
구체적으로는 P형의 반도체기판에 대해 인 이온을 80keV 이상의 주입에너지로 이온 주입함으로써 접합깊이가 O.1㎛ 이상인 불순물 확산층을 형성할 수있다.
또, 본 발명의 제2반도체 기억장치의 제조방법은, 제1도전형을 가진 반도체기판상에서 제1도전형과 반대의 도전형인 제2도전형을 가진 불순물을 이온주입함으로써 불순물 확산층을 형성하는 공정과, 반도체기판상에 층간절연막을 형성한 후, 불순물 확산층상의 층간절연막에 콘택트구멍을 개구하는 공정과, 불순물확산층에 도통하는 스토리지 노드 전극막을 층간절연막상에 형성하는 공정과, 스토리지 노드 전극막상에서 스토리지 노드 전극막속에 제2도전형 불순물과 같은 도전형 불순물을 이온주입함으로써 스토리지 노드 전극막속의 깊은 부분으로 불순물을 고농도로 분포시키는 공정과, 열처리에 의해 스토리지 노드 전극막속 깊은 부분에 분포한 불순물을 스토리지 노드 전극막속에서 반도체기판중에 확산시킴으로써 불순물 확산층의 접합깊이를 O.1㎛ 이상으로 하는 공정을 가진 것을 특징으로 하는 것이다. 이 경우, 스토리지 노드 전극막의 패터닝을 행하여 스토리지 노드 전극으로 한 후 스토리지 노드 전극상에서 스토리지 노드 전극중에 상기 불순물을 이온주입해도 된다.
구체적으로는 P형의 반도체기판에 대해 인 이온을 8OkeV 이상의 주입에너지로 이온주입하거나, 혹은 비소 이온을 8OkeV 이상의 주입에너지로 이온주입한후, 인 이온을 8OkeV 이상의 주입에너지로 이온 주입하거나 하는 어느 하나의 방법으로 비소 이온을 스토리지 노드 전극막속 깊은 부분으로 밀어넣어 고농도로 분포시킬 수 있다.
즉, 본 발명은 반도체기판 표면에 있어서 스토리지 노드 전극과 도통하는 불순물 확산층의 접합깊이를 최적화하고, 종래의 소자에 비해 실질적으로 깊게함에 따라, 종래 소자에서는 반도체기판과 불순물 확산층의 접합 경계부를 가로질렀던 결정결함을 불순물 확산층내로 완전히 받아들여서 접합누설전류를 저감하고자 하는 것이다.
예를들면, 본 발명의 제1반도체 기억장치의 제조방법에서는, 제1도전형을 가진 반도체기판상으로부터 제2도전형을 가진 불순물을 이온주입하는 구체적으로는 P형의 반도체기판에 대해 인 이온을 8OkeV 이상의 주입에너지로 이온주입함으로써 접합깊이가 O.1m 이상의 종래보다 깊은 불순물 확산층을 가진 반도체 기억장치를 얻을 수 있다.
또, 본 발명의 제2반도체 기억장치의 제조방법에서는, 스토리지 노드 전극막상에서 스토리지 노드 전극막속에 제2도전형 불순물을 이온주입하는 구체적으로는 비소 이온을 미리 도입한 스토리지 노드 전극막속에 인 이온을 8OkeV 이상의 주입에너지로 이온주입하거나 또는 스토리지 노드 전극막속에 비소 이온을 8Okev 이상의 주입에너지로 이온주입한 후, 인 이온을 8OkeV 이상의 주입에너지로 이온주입하거나 하는 어느 하나의 방법에 의해 스토리지 노드 전극막속의 깊은 부분에 비소 이온을 밀어넣어 고농도로 분포시킬 수 있다. 그리고, 열처리를 가함으로써 스토리지 노드 전극막속의 깊은 부분에 분포한 비소 이온을 스토리지노드 전극막속에서 반도체기판중으로 확산시킴으로써 불순물 확산층의 접합깊이를 O.1㎛ 이상으로 할 수 있다.
이하, 본 발명의 제1실시형태를 제1도 및 제2(a)도~제2(c)도를 참조하여 설명한다.
제1도는 본 실시형태의 DRAM(반도체 기억장치)의 메모리셀 부분을 도시한 도면으로, 도면중 부호1은 실리콘 반도체기판(반도체기판), 2는 MOS 트랜지스터, 3은 기억캐패시터, 4a, 4b는 소스·드레인 확산층이다.
제1도에 도시한 바와 같이, 실리콘 반도체기판(1)상에 소자분리막(5), MOS트랜지스터(2)를 구성하는 게이트 절연막(6), 게이트전극(7), 소스·드레인 확산층(4a)(4b)이 각각 형성되며, 소스·드레인 확산층(4a)(4b)상의 제1층간절연막(8)에 셀 콘택트구멍(9)이 형성되고, 그 위에 기억 캐패시터(3)를 구성하는 스토리지 노드 전극(1O), 유전체막(11), 셀플레이트 전극(12)이 차례로 적층되어 있다.
또, 이들을 덮는 제2의 층간절연막(13)에 콘택트구멍(14)이 형성되고, 비트선(15)이 배선되어 있다. 그리고, 소스·드레인 확산층(4a)(4b)의 접합깊이(Xj)는 O.1~O.15㎛ 정도로 되어 있다.
다음에, 상기 구성의 DRAM 메모리셀의 형성방법을 제2(a)도~제2(c)도를 이용하여 설명한다.
먼저, 제2(a)도에 도시한 바와 같이 비저항 1~12Ω·cm, P형의 실리콘 반도체기판(1)상에 LOCOS(Local Oxidation of Silicon)법에 의해 막두께 500~1000nm의 이산화실리콘막으로 이루어진 소자분리막(5)을 형성하고, 다음에 열산화법에 의해 막두께 10~20nm의 이산화실리콘막으로 이루어진 게이트 절연막(6)을 형성한다.
그 후, 막두께 200~500nm, 농도 1~4E2Oatoms/㎤에서 인을 도핑한 폴리실리콘막을 CVD법에 의해 성막하고, 이것을 공지의 미세가공법에 의해 패터닝함 으로써 게이트전극(7)을 형성한다.
그리고, 이온 주입법에 의해 주입에너지 8O~120keV, 주입량 1×1013~1×1014ions/㎠ 에서 실리콘기판(1)내에 인 이온을 도입함으로써 제2(b)도에 도시한바와 같이 소스·드레인 확산층(4a)(4b)을 형성한다.
일반적으로, 이온주입시 이온의 비정거리는 이온종류 및 주입에너지의 함수이다. 예를들면, 인 이온을 실리콘기판중에 8OkeV, 100keV, 120keV의 주입에너지로 주입했을 경우, 이온의 비정거리, 즉 기판 표면으로부터의 깊이(분포의 평균치)는 각각 0.1㎛, 0.12㎛, 0.15㎛ 정도가 된다. 따라서, 본 실시형태에서 이온주입으로 형성되는 소스·드레인 확산층(4a)(4b)의 접합깊이(Xj)는 O.1~0.15㎛ 정도가 된다.
다음에, 제2(c)도에 도시한 바와 같이, CVD법에 의해 막두께 100~300nm의 이산화실리콘막으로 이루어진 제1층간절연막(8)을 성막하고, 다음에 공지의 미세가공법에 의해 소스·드레인 확산층(4a)상에 셀콘택트구멍(9)을 형성한다. 그리고, 상기 게이트전극(7)과 같은 방법에 의해 도핑된 폴리실리콘으로 이루어진 스토리지 노드 전극(1O)을 형성한 후, CVD법에 의해 막두께 5~1Onm의 질화실리콘막으로 이루어진 캐패시터 절연막(11)을 성막하고, 다음에 상기 게이트전극(7)과 같은 방법에 의해 셀 플레이트전극(12)을 형성한다. 그 후, CVD법에 의해 막두께 500~1000nm의 이산화실리콘막으로 이루어진 제2층간절연막(13)을 성막한다.
다음에, 제1도에 도시한 바와 같이, 셀 콘택트구멍(9)을 형성한 쪽과 반대쪽 소스·드레인 확산층(4b)상에 공지의 미세가공법에 의해 콘택트구멍(14)을 형성하고, 스퍼터법에 의해 막두께 500~1000fnm의 알루미늄막을 성막한 후, 이것을 미세가공법을 이용하여 패터닝함으로써 비트선(15)으로 한다. 이와 같이 해서 본 실시형태의 DRAM 메모리셀(16)이 완성된다.
이하, 본 발명의 제2실시형태를 제3(a)도~제3(c)도를 참조해서 설명한다.
제3(a)도~제3(c)도는 본 실시형태의 메모리셀 형성방법을 도시한 도면으로, 본 방법에 의해서도 제1도에 도시한 제1실시형태와 같은 메모리셀이 형성된다. 단, 본 실시형태의 경우, 소스·드레인 확산층에 관해서는 셀콘택트 구멍 개구부 영역만이 접합깊이 0.1~0.15㎛으로 되어 있다. 또, 제3(a)도~제3(c)도에 있어서 제2(a)도~제2(c)도와 공통의 구성요소에는 동일한 부호를 붙인다.
먼저, 제3(a)도에 도시한 바와 같이 비저항 1~12Ω·cm, P형의 실리콘 반도체기판(1)상에 LOCOS(Local 0xidation of Silicon)법에 의해 막두께 500·1000nm의 이산화실리콘막으로 이루어진 소자분리막(5)을 형성하고, 다음에 열산화법에 의해 막두께 10~20nm의 이산화실리콘막으로 이루어진 게이트절연막(6)을 형성한다.
그후, 막두께 200~500nm, 농도 1×1020~ 4×1020atoms/㎤에서 인을 도핑한 폴리실리콘막을 CVD법에 의해 성막하고, 이것을 공지의 미세가공법에 의해패터닝함으로써 게이트전극(7)을 형성한다. 이상의 공정은 제1실시형태와 같다.
다음에, 이온 주입법에 의해 주입에너지 5OkeV, 주입량 1×1013~ 1×1014ions/㎠에서 실리콘기판(1)내에 인 이온을 도입함으로써 소스·드레인 확산층(4a')(4b')를 형성한다. 또, 인 이온을 실리콘기판중에 50keV의 주입에너지로 주입한 경우의 인 이온의 비정거리는 0.06㎛ 정도이다. 따라서, 이 단계에서는 소스·드레인 확산층(4a')(4b')의 접합깊이(Xj')는 O.06㎛ 정도로 되어 있다.
다음에, 제3(b)도에 도시한 바와 같이 CVD법에 의해 막두께 100~300nm의 이산화실리콘막으로 이루어진 제1층간절연막(8)을 성막하고, 다음에 공지의 미세가공법에 의해 소스·드레인 확산층(4a')상에 셀콘택트구멍(9)을 형성한다. 그리고, 막두께 100~150nm의 도핑되지 않은 폴리실리콘막(스토리지 노드 전극막)을 CVD법에 의해 성막하고, 이것을 공지의 미세가공법을 이용해서 패터닝함으로써 스토리지 노드 전극(1O)을 형성한다.
그 후, 웨이퍼 전면에 비소 이온을 주입하고, 계속해서 인 이온을 주입에너지 80~l20keV, 주입량 5x 1012~ 1×1014ions/㎠에서 이온주입한다. 이 때, 나중에 주입한 인 이온이 비소 이온에 충돌함으로써 비소 이온이 스토리지 노드전극(1O)중 깊은 부분으로 밀려들어가서 고농도로 분포한다.
그후, 열처리를 가함에 따라 셀콘택트구멍 개구부영역에서는 스토리지 노드 전극(1O)중 깊은 부분에 분포하거 있던 비소 이온이 스토리지 노드 전극(1O)중에서 반도체기판(1)중으로 확산된다. 따라서, 이 시점에서 소스·드레인 확산층(4a)(4b)의 셀 콘택트구멍 개구부영역에 있어서의 접합깊이(Xj), 0.06㎛ 내지 O.1~O.15㎛ 정도까지 깊어진다.
다음에, 제3(c)도에 도시한 바와 같이, CVD법에 의해 막두께 5~1Onm의 질화실리콘막으로 이루어진 캐패시터 절연막(11)을 성막하고, 다음에 상기 게이트전극(7)과 같은 방법을 이용하여 도핑된 폴리실리콘으로 이루어진 셀 플레이트전극(12)을 형성한다. 그후, CVD법에 의해 막두께 500~1000nm의 이산화실리콘막으로 이루어진 제2층간절연막(13)을 성막한다.
그후, 제1도에 도시한 바와 같이, 셀 콘택트구멍(9)을 형성한 쪽과 반대쪽 소스·드레인 확산층(4b)상에 공지의 미세가공법에 의해 콘택트구멍(14)을 형성한다. 그리고, 스퍼터법에 의해 막두께 500~1000nm의 알루미늄막을 성막한 후, 이것을 미세가공법을 이용해서 패터닝함으로써 비트선(15)으로 한다. 이와 같이 해서 본 실시형태의 DRAM 메모리셀(16)이 완성된다.
[실험예]
이하, 본 발명의 효과를 실증하기 위해, (1)제1실시형태인 실리콘기판상으로부터 이온주입하는 방법, (2)제2실시형태인 스토리지 노드 전극상으로부터 이온주입하는 방법의 각 방법을 이용하여 이온주입 에너지를 바꾸는 실험을 하였다. 그 실험결과에 대해 설명한다.
[실험예 1]
본 실험에서는 제1실시형태에 따라 P형 실리콘기판에 인 이온을 이온주입함으로써 소스·드레인 확산층을 형성하기로 했다. 그리고, 그 때의 이온주입 에너지를 40keV, 6OkeV, 8OkeV, 100keV로 조건을 붙인 웨이퍼를 2매씩 작성하고, 웨이퍼상의 각 칩의 리프레시 시간을 측정했다. 제4(a)도~제4(d)도는 그 리프레시 시간(Tref)의 분포를 나타낸 것이다.
제4(a)도~제4(d)도에 도시한 바와 같이, 이온주입 에너지를 4OkeV, 6OkeV, 8OkeV, 10OkeV로 크게 함에 따라서 리프레시 시간이 길어지는 방향으로 분포가 이동함을 알 수 있다. 그리고, 종래 일반적인 LDD확산층의 이온주입 조건인 40keV에서는 리프레시 시간의 분포 중심이 300msec 부근에 있으며, 60keV에서는 분포는 그 만큼 변화하지 않지만, 8OkeV에서 500msec 정도로 향상하고, 100keV에서는 600msec 이상을 확보할 수 있음을 알 수 있다.
또, 상술한 바와 같이 이온주입에너지 4OkeV, 6OkeV, 8OkeV, 10OkeV에 대응하는 소스·드레인 확산층의 접합깊이는 각각 0.05㎛, 0.07㎛, 0.1㎛, 0.12㎛ 정도이다. 따라서, 소스·드레인 확산층의 접합깊이를 0.1㎛ 이상으로 하면 리프레시 시간을 종래에 비해 대폭적으로 개선할 수 있는 것이 실증되었다.
[실험예 2]
본 실험에서는 제2실시형태에 따라 스토리지 노드 전극상에서 비소 이온, 인 이온을 차례로 이온주입하기로 했다. 그리고, 인 이온주입시의 주입에너지를 6OkeV, 80keV, 10OkeV로 조건을 붙인 웨이퍼를 작성하고, 웨이퍼상의 각 칩의 리프레시 시간을 측정했다. 제5(a)도~제5(c)도는 그 리프레시 시간(Tref)의 분포를 나타낸것이다.
제5(a)도~제5(c)도에 도시한 바와 같이, 이온주입 에너지를 6OkeV, 8OkeV, 10OkeV로 크게 함에 따라서 리프레시 시간이 길어지는 방향으로 분포가 이동함을 알 수 있다. 이온주입 에너지가 6OkeV의 경우 리프레시 시간의 분포 중심은 3Omsec 부근에 있으나, 8OkeV에서는 500msec 정도로 향상하고, 10OkeV로 하면 600msec 이상을 확보할 수 있음을 알 수 있다.
또, 이 때 이온주입에너지 6OkeV, 8OkeV, 10OkeV에 대응하는 소스·드레인 확산층의 콘택트구멍 개구부 영역에 있어서의 접합깊이는 각각 O.O7㎛, O.1㎛, O.12㎛ 정도이다. 따라서, 소스·드레인 확산층의 접합깊이를 O.1㎛ 이상으로 하면 리프레시 시간을 종래에 비해 대폭적으로 개선할 수 있음이 실증되었다.
상기 제1, 제2실시형태의 DRAM 메모리셀의 제조방법은, 불순물을 실리콘 기판상으로부터 직접 이온주입하는 방법, 불순물을 일단 스토리지 노드 전극중에 이온주입하고, 그 후 실리콘 기판내로 확산시키는 방법중 어느 하나의 경우에도 그 이온주입 에너지를 최적화한 것이다. 그리고, 이러한 실험결과로 실증된 바와 같이, 소스·드레인 확산층(4a)(4b)의 접합깊이(Xj)를 O.1㎛ 이상으로 종래에 비해 깊게 함으로써, 기판중에 존재하는 결정결함을 확산층내에 완전히 받아들여서 확산층과 기판의 접합경계부에 걸리지 않도록 할 수 있다. 이에 따라 접합누설전류가 저감하며, 그 결과, 리프레시 시간을 대폭적으로 개선할 수 있으며, 신뢰성이 높은 DRAM 메모리셀을 실현할 수 있다.
또, 상기 제2실시형태에서는 스토리지 노드 전극을 패터닝한 후에 이온주입했으나, 패터닝전에 폴리실리콘막상에서 이온주입하는 방법을 채택해도 된다. 그리고, 상기 실시형태에 있어서의 각종 막의 막두께 등 구체적인 조건에 대해서는 본 발명을 적용하는 프로세스에 맞춰서 임의로 설정할 수 있다. 또, 각 공정에 있어서 처리의 구체적인 방식이나 장치형식, 설정조건 등에 대해서도 적절히 선택할수 있음은 물론이다.
이상 상세하게 설명한 바와 같이, 본 발명에 의하면 반도체기판에 있어서 불순물 확산층의 접합깊이를 O.1㎛ 이상으로 종래에 비해 깊게 함으로써 반도체 기판 표면 부근에 존재하는 결정결함을 불순물 확산층내에 받아들였기 때문에 접합누설전류가 감소하는데, 그 결과 리프레시 시간을 대폭적으로 개선할 수 있어서 신뢰성이 높은 반도체 기억장치를 실현할 수 있다.

Claims (8)

  1. 반도체기판 표면에 형성된 불순물 확산층에 도통하는 스토리지 노드 전극을 가진 기억 캐패시터를 포함하는 반도체 기억장치에 있어서, 스토리지 노드 전극하의 불순물 확산층의 접합깊이가 0.1 내지 0.15㎛인 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 스토리지 노드 전극이 콘택트 구멍을 통해 상기 불순물 확산층에 도통하고 있으며, 상기 불순물 확산층중 상기 콘택트 구멍 개구영역에 있어서의 접합깊이가 0.1 내지 0.15㎛인 것을 특징으로 하는 반도체 기억장치.
  3. 반도체기판 표면에 형성된 불순물 확산층에 콘택트 구멍을 통해 도통하는 스토리지 노드 전극을 가진 기억 캐패시터를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1도전형을 가진 반도체기판상으로부터 제1도전형과 반대의 도전형인 제2도전형을 가진 불순물을 이온주입함으로써 그 접합깊이가 0.1 내지 0.15㎛인 불순물 확산층을 형성하는 공정과, 상기 반도체기판상에 층간절연막을 형성한 후, 상기 불순물 확산층상의 층간절연막에 콘택트구멍을 개구하는 공정과, 불순물 확산층에 도통하는 스토리지 노드 전극을 상기 층간절연막상에 형성하는 공정을 가진 것을 특징으로 하는 반도체 기억장치의 제조방법.
  4. 제3항에 있어서, P형의 반도체기판에 대해 인 이온을 8O 내지 120KeV의 주입에너지로 이온주입함으로써 접합깊이가 0.1 내지 0.15㎛인 상기 불순물 확산층을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  5. 반도체기판 표면에 형성된 불순물 확산층에 콘택트 구멍을 통해 도통하는스토리지 노드 전극을 가진 기억 캐패시터를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1도전형을 가진 반도체기판상으로부터 제1도전형과 반대의 도전형인 제2도전형을 가진 불순물을 이온주입함으로써 불순물 확산층을 형성하는 공정과, 반도체기판상에 층간절연막을 형성한 후, 불순물 확산층상의 층간절연막에 콘택트 구멍을 개구하는 공정과, 불순물 확산층에 도통하는 스토리지 노드 전극막을 상기 층간절연막상에 형성하는 공정과, 스토리지 노드 전극막상으로부터 스토리지 노드 전극막속으로 상기 제2도전형 불순물과 같은 도전형 불순물을 이온주입함으로써 스토리지 노드 전극막속의 깊은 부분에 불순물을 고농도로 분포시키는 공정과, 열처리에 의해 스토리지 노드 전극막속의 깊은 부분에 분포한 불순물을 스토리지 노드 전극막속으로부터 반도체기판속으로 확산시킴으로써 상기 불순물 확산층의 접합깊이를 0.1 내지 0.15㎛로 하는 공정을 가진 것을 특징으로 하는 반도체 기억장치의 제조방법.
  6. 제5항에 있어서, 상기 스토리지 노드 전극막을 상기 층간절연막상에 형성하여 패터닝을 행하고 스토리지 노드 전극으로 한 후, 상기 스토리지 노드 전극상으로부터 스토리지 노드 전극속으로 상기 불순물을 이온주입하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 제5항 또는 제6항에 있어서, P형의 반도체기판에 대해 인 이온을 8O 내지 120KeV의 주입에너지로 이온주입함으로써 상기 스트레이지 노드 전극막속으로 미리 도입해 둔 비소 이온을 스토리지 노드 전극막속의 깊은 부분으로 밀어넣어 고농도로 분포시키는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  8. 제5항 또는 제6항에 있어서, P형의 반도체기판에 대해 비소 이온을 이온주입한 후, 인 이온을 8O 내지 120KeV의 주입에너지로 이온주입함으로써, 상기 비소 이온을 상기 스트레이지 노드 전극막속의 깊은 부분으로 밀어넣고, 고농도로 분포시키는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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