JPS6295863A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型電界効果トランジスタを有する半導体装
置に関し、特にその耐圧の向上とともに高集積化及び製
造の容易化を図った高耐圧半導体装置に関する。
置に関し、特にその耐圧の向上とともに高集積化及び製
造の容易化を図った高耐圧半導体装置に関する。
従来、ＭＯ３型電界効果トランジスタ（ＭＯＳＦＥＴ）
を有する半導体装置では、特に周辺回路のような高電圧
が印加される回路のトランジスタに高耐圧のものが要求
されている。このため、高濃度のドレイン拡散層を低濃
度の拡散層で包囲した二重ドレイン構造が提案されてお
り、これは相補型ＭＯ３電界効果トランジスタ（ＣＭＯ
ＳＦＥＴ）の構造の半導体装置にも利用されている。
を有する半導体装置では、特に周辺回路のような高電圧
が印加される回路のトランジスタに高耐圧のものが要求
されている。このため、高濃度のドレイン拡散層を低濃
度の拡散層で包囲した二重ドレイン構造が提案されてお
り、これは相補型ＭＯ３電界効果トランジスタ（ＣＭＯ
ＳＦＥＴ）の構造の半導体装置にも利用されている。
例えば、第２図はその一例であり、Ｎ型シリコン基板２
１にＰチャネルＭＯＳＦＥＴ２３を構成する一方、他の
箇所にはＰ型ウェル２２を形成し、ここにＮチャネルＭ
ＯＳＦＥＴ２４を構成している。ＰチャネルＭＯＳＦＥ
Ｔ２３は、ゲート酸化膜２５．ゲート電極２６．高濃度
のＰ型ソース拡散層２７とドレイン拡散層２８及びＮ型
コンタクト層２９を有し、更に前記ドレイン拡散層２８
を低濃度のＰ型拡散層２９で包囲して２重ドレインとし
ている。
１にＰチャネルＭＯＳＦＥＴ２３を構成する一方、他の
箇所にはＰ型ウェル２２を形成し、ここにＮチャネルＭ
ＯＳＦＥＴ２４を構成している。ＰチャネルＭＯＳＦＥ
Ｔ２３は、ゲート酸化膜２５．ゲート電極２６．高濃度
のＰ型ソース拡散層２７とドレイン拡散層２８及びＮ型
コンタクト層２９を有し、更に前記ドレイン拡散層２８
を低濃度のＰ型拡散層２９で包囲して２重ドレインとし
ている。
同様にＮチャネルＭＯＳＦＥＴ２４は、ゲート酸化膜３
１．ゲート電極３２．高濃度のＮ型ソース拡散層３３と
ドレイン拡散層３４及びＰ型コンタクト層３５を有し、
更に前記ドレイン拡散層３４を低濃度Ｎ型拡散層３６で
包囲して二重ドレインとしている。図中、３７はフィー
ルド酸化膜、３８はアルミニウム電極である。
１．ゲート電極３２．高濃度のＮ型ソース拡散層３３と
ドレイン拡散層３４及びＰ型コンタクト層３５を有し、
更に前記ドレイン拡散層３４を低濃度Ｎ型拡散層３６で
包囲して二重ドレインとしている。図中、３７はフィー
ルド酸化膜、３８はアルミニウム電極である。
上述した従来の半導体装置は、各チャネルＭＯＳＦＥＴ
２３．２４はドレイン拡散層２８．３４を夫々二重ドレ
インに構成しているため、低濃度の拡散層３０．３６に
ようって電界が緩和され、耐圧の向上を図ることができ
る。特にＰチャネルＭＯＳＦＥＴ２３の基板濃度が低い
ので高耐圧化を容易なものにできる。しかしながら、こ
の基板濃度が低いことにより、短いチャネル化が比較的
に難しくなり、トランジスタの微細化、つまり半導体装
置の高集積化が困難になる。
２３．２４はドレイン拡散層２８．３４を夫々二重ドレ
インに構成しているため、低濃度の拡散層３０．３６に
ようって電界が緩和され、耐圧の向上を図ることができ
る。特にＰチャネルＭＯＳＦＥＴ２３の基板濃度が低い
ので高耐圧化を容易なものにできる。しかしながら、こ
の基板濃度が低いことにより、短いチャネル化が比較的
に難しくなり、トランジスタの微細化、つまり半導体装
置の高集積化が困難になる。
また、上記構成ではＰチャネルＭＯＳ Ｆ ＥＴ ２３
の低濃度Ｐ型拡散層３０及びＮチャネルＭＯＳＦＥＴ２
４の低濃度Ｎ型拡散層３６の形成は、夫々独立したイオ
ン注入工程及びその押し込み工程が必要とされるため、
これらの工程が複雑となり製造が困難になるという問題
がある。
の低濃度Ｐ型拡散層３０及びＮチャネルＭＯＳＦＥＴ２
４の低濃度Ｎ型拡散層３６の形成は、夫々独立したイオ
ン注入工程及びその押し込み工程が必要とされるため、
これらの工程が複雑となり製造が困難になるという問題
がある。
本発明の高耐圧半導体装置は、トランジスタの高耐圧を
図るとともにＣＭＯ３構成におけるトランジスタの高集
積化及び製造の容易化を図るために、一の導電型半導体
基板に逆の導電型のウェルを形成し、このウェル内には
Ｎチャネル間Ｏ８ＦＥＴとＰチャネルＭＯＳＦＥＴとを
夫々独立して構成し、かつ一方のチャネル導電型ＭＯＳ
ＦＥＴを自己整合二重拡散構造とし、他方のチャネル導
電型ＭＯＳ Ｆ ＥＴを二重ドレイン構造とした構成と
している。
図るとともにＣＭＯ３構成におけるトランジスタの高集
積化及び製造の容易化を図るために、一の導電型半導体
基板に逆の導電型のウェルを形成し、このウェル内には
Ｎチャネル間Ｏ８ＦＥＴとＰチャネルＭＯＳＦＥＴとを
夫々独立して構成し、かつ一方のチャネル導電型ＭＯＳ
ＦＥＴを自己整合二重拡散構造とし、他方のチャネル導
電型ＭＯＳ Ｆ ＥＴを二重ドレイン構造とした構成と
している。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、Ｎ型シリコ
ン基板１には夫々独立したＰ型ウェル２゜３を形成し、
一方のＰ型ウェル２にはＰチャネルＭＯＳＦＥＴ４を形
成し、他方のＰ型ウェル３にはＮチャネルＭＯＳＦＥＴ
５を形成している。
ン基板１には夫々独立したＰ型ウェル２゜３を形成し、
一方のＰ型ウェル２にはＰチャネルＭＯＳＦＥＴ４を形
成し、他方のＰ型ウェル３にはＮチャネルＭＯＳＦＥＴ
５を形成している。
前記ＰチャネルＭＯＳＦＥＴ４は自己整合二重拡散構造
としており、ゲート酸化膜６．ゲート電極７を形成し、
高濃度のＰ型ソース拡散層８とドレイン拡散層９及びＮ
型コンタクト層１０を形成し、更に前記ソース拡散層８
とＮ型コンタクト層１０を包囲するように低濃度のバッ
クゲー）Ｎ型拡散層１１を形成している。
としており、ゲート酸化膜６．ゲート電極７を形成し、
高濃度のＰ型ソース拡散層８とドレイン拡散層９及びＮ
型コンタクト層１０を形成し、更に前記ソース拡散層８
とＮ型コンタクト層１０を包囲するように低濃度のバッ
クゲー）Ｎ型拡散層１１を形成している。
前記ＮチャネルＭＯＳ Ｆ ＥＴ ５は、二重ドレイン
構造としており、ゲート酸化膜１２．ゲート電極１３．
低濃度のＮ型ソース拡散層１４とドレイン拡散層１５及
びＰ型コンタクト層１６を形成し、更に前記ドレイン拡
散層１５を低濃度Ｎ型拡散層１６で包囲して二重ドレイ
ンを構成している。
構造としており、ゲート酸化膜１２．ゲート電極１３．
低濃度のＮ型ソース拡散層１４とドレイン拡散層１５及
びＰ型コンタクト層１６を形成し、更に前記ドレイン拡
散層１５を低濃度Ｎ型拡散層１６で包囲して二重ドレイ
ンを構成している。
図中、１７は層間絶縁膜、１８はアルミニウム電極であ
る。
る。
この構成のＣＭＯ３半導体装置の製造方法は、シリコン
基板１にＰ型ウェル２．３を形成した後、ゲート酸化膜
６．１２及びゲート電極７．１３を形成し、その後ゲー
ト電極７．１３を利用した自己整合法を用いた選択拡散
法によっ“ζ各トランジスタのウェル内に夫々低濃度の
Ｎ型拡散層を形成し、これをバックゲートＮ型拡散層１
１とＮ型拡散層１６として構成する。このとき、再拡散
層１１．１６の濃度及び深さを考慮する必要があり、本
実施例ではシリコン基板１の濃度をｌＸｌ０”ｃｍ−”
、ｐ型ウェル２，３の夫々の表面濃度をＩＸ １０ ”
ｃ ｍ−”、再拡散層１１．１６の夫々ノ表部製度を
Ｉ Ｘ １０ ”ｃ ｍ−’とし、かつ再拡散層１１．
１６の深さを３μｍに形成している。
基板１にＰ型ウェル２．３を形成した後、ゲート酸化膜
６．１２及びゲート電極７．１３を形成し、その後ゲー
ト電極７．１３を利用した自己整合法を用いた選択拡散
法によっ“ζ各トランジスタのウェル内に夫々低濃度の
Ｎ型拡散層を形成し、これをバックゲートＮ型拡散層１
１とＮ型拡散層１６として構成する。このとき、再拡散
層１１．１６の濃度及び深さを考慮する必要があり、本
実施例ではシリコン基板１の濃度をｌＸｌ０”ｃｍ−”
、ｐ型ウェル２，３の夫々の表面濃度をＩＸ １０ ”
ｃ ｍ−”、再拡散層１１．１６の夫々ノ表部製度を
Ｉ Ｘ １０ ”ｃ ｍ−’とし、かつ再拡散層１１．
１６の深さを３μｍに形成している。
しかる後、常法により高濃度Ｐ型不純物及び高濃度Ｎ型
不純物を夫々拡散してＰ型ソース・ドレイン拡散層２７
．２８及びＮ型ソース・ドレイン拡散層３３．３４を形
成する。以下、層間絶縁膜１７を形成し、コンタクトホ
ールを開設した上でアルミニウム電極１８を形成するこ
とにより完成される。
不純物を夫々拡散してＰ型ソース・ドレイン拡散層２７
．２８及びＮ型ソース・ドレイン拡散層３３．３４を形
成する。以下、層間絶縁膜１７を形成し、コンタクトホ
ールを開設した上でアルミニウム電極１８を形成するこ
とにより完成される。
この構成によれば、ＰチャネルＭＯＳ Ｆ ＥＴ ４で
は自己整合二重拡散構造により、またＮチャネルＭＯＳ
Ｆ ＥＴ ５では二重ドレイン構造により夫々高耐圧
化を得ることができるとともに、その相互コンダクタン
スの増大を図ることができる。因に、前記した不純物濃
度で形成した場合には、ＰチャネルＭＯＳＦＥＴ４の耐
圧に５０Ｖを、ＮチャネルＭＯＳＦＥＴ５の耐圧に４５
Ｖを得ることができた。
は自己整合二重拡散構造により、またＮチャネルＭＯＳ
Ｆ ＥＴ ５では二重ドレイン構造により夫々高耐圧
化を得ることができるとともに、その相互コンダクタン
スの増大を図ることができる。因に、前記した不純物濃
度で形成した場合には、ＰチャネルＭＯＳＦＥＴ４の耐
圧に５０Ｖを、ＮチャネルＭＯＳＦＥＴ５の耐圧に４５
Ｖを得ることができた。
また、この構成ではＰチャネルＭＯ８ＦＥＴ４のバック
ゲートＮ型拡散層１１と、ＮチャネルＭＯＳＦＥＴ５の
低濃度Ｎ型拡散層１６とを同時工程で形成できるので、
これまでのように各ＭＯ５ＦＥＴで独立して拡散工程を
行う必要はなく、製造工程を削減して製造の容易化を図
ることができる。
ゲートＮ型拡散層１１と、ＮチャネルＭＯＳＦＥＴ５の
低濃度Ｎ型拡散層１６とを同時工程で形成できるので、
これまでのように各ＭＯ５ＦＥＴで独立して拡散工程を
行う必要はなく、製造工程を削減して製造の容易化を図
ることができる。
更にこの構成では、両ＭＯＳＦＥＴ４．５を夫々Ｐ型ウ
ェル２，３内に構成しているので、このＰ型ウェルの表
面濃度によって短チヤネル化を抑制でき、トランジスタ
の微細化及びその高集積化を図ることができる。
ェル２，３内に構成しているので、このＰ型ウェルの表
面濃度によって短チヤネル化を抑制でき、トランジスタ
の微細化及びその高集積化を図ることができる。
ここで、本発明はＰ型シリコン基板にＮ型ウェルを形成
し、ここに自己整合二重拡散構造のＮチャネルＭＯＳ
Ｆ ＥＴ及び二重ドレイン構造のＰチャネルＭＯＳＦＥ
Ｔを夫々形成する構成としてもよい。また、内部回路が
特に高耐圧を必要としない場合には、これらの回路に用
いるトランジスタの各低濃度拡散層を取り去ることによ
り短チヤネル化を更に進めることができる。
し、ここに自己整合二重拡散構造のＮチャネルＭＯＳ
Ｆ ＥＴ及び二重ドレイン構造のＰチャネルＭＯＳＦＥ
Ｔを夫々形成する構成としてもよい。また、内部回路が
特に高耐圧を必要としない場合には、これらの回路に用
いるトランジスタの各低濃度拡散層を取り去ることによ
り短チヤネル化を更に進めることができる。
以上説明したように本発明は、一の導電型半導体基板に
逆の導電型のウェルを形成し、このウェル内にはＮチャ
ネルＭＯＳ Ｆ ＥＴとＰチャネルＭＯＳＦＥＴとを夫
々独立して構成し、かつ一方のチャネル導電型ＭＯＳ
Ｆ ＥＴを自己整合二重拡散構造とし、他方のチャネル
導電型ＭＯＳＦＥＴを二重ドレイン構造としているので
、各ＭＯＳＦＥＴの耐圧の向上を図ることができる。ま
た、各ＭＯＳＦＥＴに夫々形成する二重拡散構造や二重
ドレイン構造として各ウェル内に形成するーの導電型の
低濃度拡散層を同時工程で形成することができるので、
製造工程の削減を図り、製造の容易化を達成できる。更
に、前記した構成により短チヤネル効果を抑制でき、ト
ランジスタの微細化及びその高集積化を達成できる。
逆の導電型のウェルを形成し、このウェル内にはＮチャ
ネルＭＯＳ Ｆ ＥＴとＰチャネルＭＯＳＦＥＴとを夫
々独立して構成し、かつ一方のチャネル導電型ＭＯＳ
Ｆ ＥＴを自己整合二重拡散構造とし、他方のチャネル
導電型ＭＯＳＦＥＴを二重ドレイン構造としているので
、各ＭＯＳＦＥＴの耐圧の向上を図ることができる。ま
た、各ＭＯＳＦＥＴに夫々形成する二重拡散構造や二重
ドレイン構造として各ウェル内に形成するーの導電型の
低濃度拡散層を同時工程で形成することができるので、
製造工程の削減を図り、製造の容易化を達成できる。更
に、前記した構成により短チヤネル効果を抑制でき、ト
ランジスタの微細化及びその高集積化を達成できる。
第１図は本発明の高耐圧半導体装置の断面図、第２図は
従来の半導体装置の断面図である。 １．２１・・・Ｎ型シリコン基板、２，３．２２・・・
Ｐ型ウェル、４，２３・・・ＰチャネルＭＯＳＦＥＴ、
５．２４・・・ＮチャネルＭＯＳＦＥＴ、６．１２゜２
５．３１・・・ゲート酸化膜、７，１３，２６．３２・
・・ゲート電極、８．２７・・・Ｐ型ソース拡散層、９
．２８・・・Ｐ型ドレイン拡散層、１０．２９・・・Ｎ
型コンタクト層、１１・・・バックゲートＮ型拡散層、
１４．３３・・・Ｎ型ソース拡散層、１５．３４・・・
Ｎ型ドレイン拡散層、１６・・・低濃度Ｎ型拡散層、１
７．３７・・・層間絶縁膜、１８，３８・・・アルミニ
ウム電極、３０・・・低濃度Ｐ型拡散層、３６・・・低
濃度Ｎ型拡散層。 第１図 第２図
従来の半導体装置の断面図である。 １．２１・・・Ｎ型シリコン基板、２，３．２２・・・
Ｐ型ウェル、４，２３・・・ＰチャネルＭＯＳＦＥＴ、
５．２４・・・ＮチャネルＭＯＳＦＥＴ、６．１２゜２
５．３１・・・ゲート酸化膜、７，１３，２６．３２・
・・ゲート電極、８．２７・・・Ｐ型ソース拡散層、９
．２８・・・Ｐ型ドレイン拡散層、１０．２９・・・Ｎ
型コンタクト層、１１・・・バックゲートＮ型拡散層、
１４．３３・・・Ｎ型ソース拡散層、１５．３４・・・
Ｎ型ドレイン拡散層、１６・・・低濃度Ｎ型拡散層、１
７．３７・・・層間絶縁膜、１８，３８・・・アルミニ
ウム電極、３０・・・低濃度Ｐ型拡散層、３６・・・低
濃度Ｎ型拡散層。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、一の導電型半導体基板に逆の導電型のウェルを形成
し、このウェル内にはＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴとを夫々独立して構成し、かつ一方の
チャネル導電型ＭＯＳＦＥＴを自己整合二重拡散構造と
し、他方のチャネル導電型ＭＯＳＦＥＴを二重ドレイン
構造として夫々個性したことを特徴とする高耐圧半導体
装置。 ２、自己整合二重拡散構造のバックゲート拡散層と、二
重ドレイン構造の低濃度拡散層とを同時に拡散形成した
拡散層で構成してなる特許請求の範囲第１項記載の高耐
圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236608A JPS6295863A (ja) | 1985-10-22 | 1985-10-22 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236608A JPS6295863A (ja) | 1985-10-22 | 1985-10-22 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295863A true JPS6295863A (ja) | 1987-05-02 |
Family
ID=17003159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236608A Pending JPS6295863A (ja) | 1985-10-22 | 1985-10-22 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194454A (ja) * | 1988-01-29 | 1989-08-04 | Nec Corp | 半導体装置 |
| WO1996032747A1 (en) * | 1995-04-12 | 1996-10-17 | National Semiconductor Corporation | Structure and fabrication of mosfet having multi-part channel |
-
1985
- 1985-10-22 JP JP60236608A patent/JPS6295863A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194454A (ja) * | 1988-01-29 | 1989-08-04 | Nec Corp | 半導体装置 |
| WO1996032747A1 (en) * | 1995-04-12 | 1996-10-17 | National Semiconductor Corporation | Structure and fabrication of mosfet having multi-part channel |
| US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| US6078082A (en) * | 1995-04-12 | 2000-06-20 | National Semiconductor Corporation | Field-effect transistor having multi-part channel |
| US6576966B1 (en) | 1995-04-12 | 2003-06-10 | National Semiconductor Corporation | Field-effect transistor having multi-part channel |
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