JPH01194454A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01194454A JPH01194454A JP63020583A JP2058388A JPH01194454A JP H01194454 A JPH01194454 A JP H01194454A JP 63020583 A JP63020583 A JP 63020583A JP 2058388 A JP2058388 A JP 2058388A JP H01194454 A JPH01194454 A JP H01194454A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims 5
- 238000009792 diffusion process Methods 0.000 abstract description 21
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 9
- 230000005684 electric field Effects 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 3
- 238000003825 pressing Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に接合付近のキャリアを
空乏化させて電解を緩和させ、降伏電圧を上昇させる高
耐圧半導体装置に関する。
空乏化させて電解を緩和させ、降伏電圧を上昇させる高
耐圧半導体装置に関する。
従来この種の半導体装置は例えば第３図にその一例を示
す様に、Ｐ型半導体基板３１上に成長した浅いＮ型エピ
タキシャル層３２内にＰ型絶縁層３３で囲まれた複数の
島領域を設け、その中にＮ型模型二重拡散ＭＯ８）ラン
ジスタ、すなわち、いわゆるＮ型ＬＤＭＯ８Ｔを形成し
ていた。ドレイン端子（Ｄ）に電圧を印加すると、Ｐ型
半導体基板３１からＮ型エピタキシャル層３２に向って
空乏層２０が延びバツフアー）Ｐ−層３４にまで達する
。これによって普通なら浅い接合で電解集中の起り易い
バツフアー）Ｐ−層３４回りの電界が緩和され、降伏電
圧が上昇する。なお、バツフアー）Ｐ−層４内にはソー
スＮ＋層３６が設けられ、ソースＰ＋層３５を介してＰ
型絶縁層３３に接続されている。またバツフアー）Ｐ−
層３４もＰ型絶縁層３３と接続されている。バツフアー
）Ｐ−層３４上にはゲート電極３７が設けられ、このゲ
ート電極３７から所定の距離をもって離れたＮ型エピタ
キシャル層３２内の表面にはドレイン接合層３８が設け
られている。さらにＰ型半導体基板３１内にも空乏層３
０が延びる。
す様に、Ｐ型半導体基板３１上に成長した浅いＮ型エピ
タキシャル層３２内にＰ型絶縁層３３で囲まれた複数の
島領域を設け、その中にＮ型模型二重拡散ＭＯ８）ラン
ジスタ、すなわち、いわゆるＮ型ＬＤＭＯ８Ｔを形成し
ていた。ドレイン端子（Ｄ）に電圧を印加すると、Ｐ型
半導体基板３１からＮ型エピタキシャル層３２に向って
空乏層２０が延びバツフアー）Ｐ−層３４にまで達する
。これによって普通なら浅い接合で電解集中の起り易い
バツフアー）Ｐ−層３４回りの電界が緩和され、降伏電
圧が上昇する。なお、バツフアー）Ｐ−層４内にはソー
スＮ＋層３６が設けられ、ソースＰ＋層３５を介してＰ
型絶縁層３３に接続されている。またバツフアー）Ｐ−
層３４もＰ型絶縁層３３と接続されている。バツフアー
）Ｐ−層３４上にはゲート電極３７が設けられ、このゲ
ート電極３７から所定の距離をもって離れたＮ型エピタ
キシャル層３２内の表面にはドレイン接合層３８が設け
られている。さらにＰ型半導体基板３１内にも空乏層３
０が延びる。
上述した従来の型の半導体装置は、エピタキシャル成長
を使用するため、高価であるという欠点がある。また、
高耐圧０Ｍ０８回路を形成しようとした場合、従来技術
ではＮ型ＬＤＭＯ３ＴのためにＮ型エピタキシャル層、
Ｐ型ＬＤＭＯＳ ＴのためにＰ型エピタキシャル層が必
要となり、実現がはなはだ困難であり、応用はＬＤＭＯ
８Ｔ単体のデバイスや、オープンドレイン出力の集積回
路に限られていた。
を使用するため、高価であるという欠点がある。また、
高耐圧０Ｍ０８回路を形成しようとした場合、従来技術
ではＮ型ＬＤＭＯ３ＴのためにＮ型エピタキシャル層、
Ｐ型ＬＤＭＯＳ ＴのためにＰ型エピタキシャル層が必
要となり、実現がはなはだ困難であり、応用はＬＤＭＯ
８Ｔ単体のデバイスや、オープンドレイン出力の集積回
路に限られていた。
本発明によれば、一導電型の半導体基板の一主面に設け
られた他の導電型の第１の半導体領域と、この第１の半
導体領域の表面にそれぞれ設けられた一導電型のソース
、ドレイン領域と、ドレイン領域より第１の半導体領域
の底面に向かって設けられた一導電型の第２の半導体領
域とを有する半導体装置が得られる。
られた他の導電型の第１の半導体領域と、この第１の半
導体領域の表面にそれぞれ設けられた一導電型のソース
、ドレイン領域と、ドレイン領域より第１の半導体領域
の底面に向かって設けられた一導電型の第２の半導体領
域とを有する半導体装置が得られる。
本発明の半導体装置は、一導電型層をソース及びドレイ
ンとしてドレイン回りに一導電型低濃度層をはり出した
いわゆるオフセラ）ＭＯ８Ｔを、一導電型半導体基板中
に作られた反対導電型拡散層の中に作り、この反対導電
型拡散層に比べわずかに接合の浅い一導電型層をドレイ
ン部に作り、この一導電型半導体基板と反対導電型拡散
層との間に逆バイアスをかけて反対導電型拡散層を十分
空乏化させ、オフセラ）ＭＯ８Ｔのドレイン接合の電界
を緩和してその降伏電圧を上昇させる。
ンとしてドレイン回りに一導電型低濃度層をはり出した
いわゆるオフセラ）ＭＯ８Ｔを、一導電型半導体基板中
に作られた反対導電型拡散層の中に作り、この反対導電
型拡散層に比べわずかに接合の浅い一導電型層をドレイ
ン部に作り、この一導電型半導体基板と反対導電型拡散
層との間に逆バイアスをかけて反対導電型拡散層を十分
空乏化させ、オフセラ）ＭＯ８Ｔのドレイン接合の電界
を緩和してその降伏電圧を上昇させる。
本発明は高価なエピタキシャル成長を行なわずに安価な
通常の０ＭＯ８製造技術で容易に作成できる浅い拡散ウ
ェルを用いる。この様な浅いウェルでもドレイン部にウ
ェルの接合よりわずかに、接合の浅い層を入れる事でド
レイン下のキャリアを空乏化させ、ドレイン接合の電界
を緩和させて、十分高い降伏電圧を得る事ができる。
通常の０ＭＯ８製造技術で容易に作成できる浅い拡散ウ
ェルを用いる。この様な浅いウェルでもドレイン部にウ
ェルの接合よりわずかに、接合の浅い層を入れる事でド
レイン下のキャリアを空乏化させ、ドレイン接合の電界
を緩和させて、十分高い降伏電圧を得る事ができる。
またＰ型半導体基板を用いた場合、基板中に高耐圧Ｎ型
オフセットＭＯＳトランジスタ（ＭＯ８Ｔ）、上述の様
に作成したＮ型拡散ウェル中に高耐圧Ｐ型オフセッ）Ｍ
Ｏ８Ｔを作る事ができ、容易に高耐圧ＣＭＯ８半導体装
置が形成できる。
オフセットＭＯＳトランジスタ（ＭＯ８Ｔ）、上述の様
に作成したＮ型拡散ウェル中に高耐圧Ｐ型オフセッ）Ｍ
Ｏ８Ｔを作る事ができ、容易に高耐圧ＣＭＯ８半導体装
置が形成できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。Ｐ型半導体
基板１１中に、通常の熱拡散技術を用いて、Ｎ型拡散ウ
ェル１２を作る。この時の接合の深さは１０μｍ程度で
よく、通常の０ＭＯ８工程での拡散ウェルの条件を多少
調整する程度で済む。
基板１１中に、通常の熱拡散技術を用いて、Ｎ型拡散ウ
ェル１２を作る。この時の接合の深さは１０μｍ程度で
よく、通常の０ＭＯ８工程での拡散ウェルの条件を多少
調整する程度で済む。
次にドレインＰ＋層１５．ソースＰ＋層１６．ソースＰ
＋層１１２及びソースＮ＋層１７．ドレインＮ＋層１１
０．ソースＮ＋層１１１を通常の０ＭＯ８工程を用いて
形成する。次にＮ型拡散ウェル１２より若干接合の浅い
Ｐ型ドレインウェル１３をＰ型オフセットＭＯ８Ｔのド
レイン部に形成スる。
＋層１１２及びソースＮ＋層１７．ドレインＮ＋層１１
０．ソースＮ＋層１１１を通常の０ＭＯ８工程を用いて
形成する。次にＮ型拡散ウェル１２より若干接合の浅い
Ｐ型ドレインウェル１３をＰ型オフセットＭＯ８Ｔのド
レイン部に形成スる。
Ｎ型拡散ウェル１２とＰ型ドレインウェル１３との差が
電界集中の緩和効果に影器な与えるため、押込時間等を
調整して最適化する。
電界集中の緩和効果に影器な与えるため、押込時間等を
調整して最適化する。
次にＰ型オフセッ）ＭＯ３Ｔのオフセット層に当るオフ
セットＮ−層１４、さらにＮ型オフセットＭＯ３Ｔのオ
フセット層に当るオフセットＮ−層１９を形成し、続い
て残りのソース、ドレイン各層及びゲート電極等を通常
の０ＭＯ８工程で形成する。
セットＮ−層１４、さらにＮ型オフセットＭＯ３Ｔのオ
フセット層に当るオフセットＮ−層１９を形成し、続い
て残りのソース、ドレイン各層及びゲート電極等を通常
の０ＭＯ８工程で形成する。
この様に本実施例のＲＥＳＵＲＦ型半導体装置は、通常
の０ＭＯ８工程を若干調整するだけでよい。従って、通
常の０ＭＯ８工程によりＮ型拡散ウェル１２に低圧のＰ
型ＭＯ８ＴをＰ型半導体基板ｌｌ中に低圧のＮ型ＭＯ３
Ｔをそれぞれ形成して、低圧のハイスピード回路を構成
すれば上述した本実施例の高圧のドライブ回路が混在し
たＣＭＯ８半導体装置を容易に形成できる。
の０ＭＯ８工程を若干調整するだけでよい。従って、通
常の０ＭＯ８工程によりＮ型拡散ウェル１２に低圧のＰ
型ＭＯ８ＴをＰ型半導体基板ｌｌ中に低圧のＮ型ＭＯ３
Ｔをそれぞれ形成して、低圧のハイスピード回路を構成
すれば上述した本実施例の高圧のドライブ回路が混在し
たＣＭＯ８半導体装置を容易に形成できる。
通常は、Ｎ型拡散ウェル１２はＰ型半導体基板１１に対
して高圧電源電圧に相当する高い電位を印加しておく。
して高圧電源電圧に相当する高い電位を印加しておく。
これによって基板からＮ型拡散ウェル１２に向って空乏
層が延びる。Ｎ型拡散ウェル１２中のＰ型オフセットＭ
Ｏ８のソース（Ｓ） ドレインＣＤ ）間に電圧を印
加するとＰ型ドレインウェル１３からＮ型拡散ウェル１
２に向って空乏層が延び、前記の空乏層と接触し、空乏
層２０を形成する。この空乏層２０が形成されることに
よってドレイン回りの電界が緩和され、十分高い降伏電
圧が得られる。なお当然のことながら、Ｐ型半導体基板
１内にも空乏層３０が延びている。
層が延びる。Ｎ型拡散ウェル１２中のＰ型オフセットＭ
Ｏ８のソース（Ｓ） ドレインＣＤ ）間に電圧を印
加するとＰ型ドレインウェル１３からＮ型拡散ウェル１
２に向って空乏層が延び、前記の空乏層と接触し、空乏
層２０を形成する。この空乏層２０が形成されることに
よってドレイン回りの電界が緩和され、十分高い降伏電
圧が得られる。なお当然のことながら、Ｐ型半導体基板
１内にも空乏層３０が延びている。
第２図は本発明の他の実施例の断面図であり、本発明の
半導体装置をティスクリード素子に応用したものである
。この実施例では各層の導電型は前述した一実施例と反
対であるが、この各層は一実施例と同様に形成できる。
半導体装置をティスクリード素子に応用したものである
。この実施例では各層の導電型は前述した一実施例と反
対であるが、この各層は一実施例と同様に形成できる。
但しこの場合ドレイン電極りと基板２１とを基板Ｎ＋層
２９を介して接続して、基板２１をドレイン電位にする
。このヨウにドレイン電位を上げていくと、ドレイン接
合からＰ型拡散ウェル２２に向って延びた空乏層と基板
２１からＰ型拡散ウェル２２に向って延びた空乏層が接
触し、ドレイン近傍の電界が緩和され、高い降伏電圧が
得られる。
２９を介して接続して、基板２１をドレイン電位にする
。このヨウにドレイン電位を上げていくと、ドレイン接
合からＰ型拡散ウェル２２に向って延びた空乏層と基板
２１からＰ型拡散ウェル２２に向って延びた空乏層が接
触し、ドレイン近傍の電界が緩和され、高い降伏電圧が
得られる。
以上説明したように本発明の半導体装置は、エピタキシ
ャル成長を用いないため安価にできるという効果がある
。エピタキシャル成長は通常一般のＩＣでウェハー価格
の１／４〜１／６のコストがかかり、これをやめること
で大幅なコスト削減ができる。
ャル成長を用いないため安価にできるという効果がある
。エピタキシャル成長は通常一般のＩＣでウェハー価格
の１／４〜１／６のコストがかかり、これをやめること
で大幅なコスト削減ができる。
また従来、ウェルな用いて高耐圧ＣＭＯ３半導体装置を
作ろうとした場合には、高温長時間の押込で深いウェル
を作成していた。この場合ウェルの横拡りによるペレッ
トサイズの増大や、高温長時間の工程にかかる大きなコ
ストは避けられなかった。これに対して本発明を用いれ
ば浅いウェル中に作られたオフセットＭＯ８Ｔでも十分
高い耐圧を出すことができる。これによって大幅に安価
な高耐圧ＣＭＯ８半導体装置が実現できる。
作ろうとした場合には、高温長時間の押込で深いウェル
を作成していた。この場合ウェルの横拡りによるペレッ
トサイズの増大や、高温長時間の工程にかかる大きなコ
ストは避けられなかった。これに対して本発明を用いれ
ば浅いウェル中に作られたオフセットＭＯ８Ｔでも十分
高い耐圧を出すことができる。これによって大幅に安価
な高耐圧ＣＭＯ８半導体装置が実現できる。
第１図は本発明の一実施例の断面図、第２図は本発明の
他の実施例の断面図、第３図は従来の型の半導体装置の
断面図である。 １１・・・・・Ｐ型半導体基板、１２・・・・・・ｎ型
拡散ウェル、１３・・・・・・Ｐ型ドレインウェル、１
４・・・・・・オフセットＰ−１’Ｇ、１５・・・・・
ドレインＰ＋層、１６・・・・・ソースＰ”Ｊ’Ｗ、１
７・・・・・・ソースＮＪｔ、１８・・・・・・ゲート
電極、１９・・・・・・オフセラ）Ｎ−９，２０・・・
・・・空乏層、１１０・・・・・トレインＮ＋層、１１
１・・・・・・ソースＮ＋層、１１２・・・・・・ソー
スＰ＋層、１１３・・・・・・ゲート電極、３０・・・
・・・空乏層、２１・・・・・・Ｎ型半導体基板、２２
・・・・・・Ｐ型拡散ウェル、２３・・・・・・Ｎ型ド
レインウェル、２４・・・・・・ドレインＮ−層、２５
・・・・・・トレインＮ＋層、２６・・・・・・ソース
Ｐ＋層、２７・・・・・・ソースＮ＋層、２８・・・・
・・ゲート電極、３１・・・・・・Ｐ型半導体基板、３
２・・・・・・Ｎ型エピタキシャル層、３３・・・・・
・Ｐ型絶縁層、３４・・・・・・バックゲー）Ｐ−層、
３５・・・・・・ソースＰ１．３６・・・・・・ソース
Ｎ＋層。 代理人 弁理士 内 原 晋
他の実施例の断面図、第３図は従来の型の半導体装置の
断面図である。 １１・・・・・Ｐ型半導体基板、１２・・・・・・ｎ型
拡散ウェル、１３・・・・・・Ｐ型ドレインウェル、１
４・・・・・・オフセットＰ−１’Ｇ、１５・・・・・
ドレインＰ＋層、１６・・・・・ソースＰ”Ｊ’Ｗ、１
７・・・・・・ソースＮＪｔ、１８・・・・・・ゲート
電極、１９・・・・・・オフセラ）Ｎ−９，２０・・・
・・・空乏層、１１０・・・・・トレインＮ＋層、１１
１・・・・・・ソースＮ＋層、１１２・・・・・・ソー
スＰ＋層、１１３・・・・・・ゲート電極、３０・・・
・・・空乏層、２１・・・・・・Ｎ型半導体基板、２２
・・・・・・Ｐ型拡散ウェル、２３・・・・・・Ｎ型ド
レインウェル、２４・・・・・・ドレインＮ−層、２５
・・・・・・トレインＮ＋層、２６・・・・・・ソース
Ｐ＋層、２７・・・・・・ソースＮ＋層、２８・・・・
・・ゲート電極、３１・・・・・・Ｐ型半導体基板、３
２・・・・・・Ｎ型エピタキシャル層、３３・・・・・
・Ｐ型絶縁層、３４・・・・・・バックゲー）Ｐ−層、
３５・・・・・・ソースＰ１．３６・・・・・・ソース
Ｎ＋層。 代理人 弁理士 内 原 晋
Claims (6)
- （１）一導電型の半導体基板の一主面に設けられた他の
導電型の第１の半導体領域と、該第１の半導体領域の表
面にそれぞれ設けられた前記一導電型のソース、ドレイ
ン領域と、前記ドレイン領域より前記第１の半導体領域
の底面に向かって設けられた前記一導電型の第２の半導
体領域とを有することを特徴とする半導体装置 - （２）前記ドレイン領域の周囲に前記一導電型で前記ド
レイン領域より低不純物濃度の第３の半導体領域をさら
に有する請求項１記載の半導体装置 - （３）前記第１の半導体領域内に前記ソース領域と接し
て設けられた前記他の導電型で前記第１の半導体領域よ
り高不純物濃度の第４の半導体領域をさらに有する請求
項１又は請求項２記載の半導体装置 - （４）前記半導体基板の前記一主面に前記他の導電型の
他のソース領域及び他のドレイン領域をさらに有する請
求項１記載の半導体装置 - （５）前記ドレイン領域の周囲の前記第１の半導体領域
の表面に設けられた前記一導電型で前記ドレイン領域よ
り低能度の第３の半導体領域と、前記他のドレイン領域
の周囲の前記半導体基板の前記一主面に前記他の導電型
で前記他のドレイン領域より低不純物濃度の第５の半導
体領域をさらに有する請求項４記載の半導体装置 - （６）前記第１の半導体領域内に前記ソース領域と接し
て設けられた前記他の導電型で前記第１の半導体領域よ
り高不純物濃度の第４の半導体領域と、前記半導体基板
の前記一主面に前記他のソース領域と接して設けられた
前記一導電型で前記半導体基板より高不純物濃度の第６
の半導体領域をさらに有する請求項４又は請求項５記載
の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020583A JP2536013B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020583A JP2536013B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194454A true JPH01194454A (ja) | 1989-08-04 |
| JP2536013B2 JP2536013B2 (ja) | 1996-09-18 |
Family
ID=12031241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020583A Expired - Lifetime JP2536013B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536013B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154662A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPS6295863A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 高耐圧半導体装置 |
-
1988
- 1988-01-29 JP JP63020583A patent/JP2536013B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154662A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPS6295863A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 高耐圧半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536013B2 (ja) | 1996-09-18 |
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Legal Events
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