KR20080076915A - 실리콘 및 실리콘 합금들에서 상보형 접합형 전계 효과트랜지스터 및 ｍｏｓ 트랜지스터를 이용하는 집적 회로 - Google Patents

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Abstract

본 발명은 실리콘에서 접합형 전계 효과 트랜지스터들을 이용하여 상보형 논리 회로들을 형성하는 방법을 기술한다. 본 발명은 이상적으로는 디프 서브마이크론 치수, 바람직하게는 65nm 이하의 치수에 대해 적합하다. 본 발명의 기초는 증가 모드로 동작하는 상보형 접합형 전계 효과 트랜지스터이다. JFET의 속도-전력 성능은 70 나노미터 이하 치수에서 CMOS 소자에 필적한다. 그러나, JFET의 최대 전원 전압은 여전히 내부 전위(다이오드 드롭) 이하로 제한된다. 보다 높은 전압 레벨로 구동되는 외부 회로에 대한 인터페이스를 필요로 하는 소정의 응용들을 만족시키기 위하여, 본 발명은 JFET 소자와 동일한 기판 상에 CMOS 소자를 형성하는 구조 및 방법을 포함한다.
집적 회로, 인버터, JFET, CMOS, 접촉 홀

Description

실리콘 및 실리콘 합금들에서 상보형 접합형 전계 효과 트랜지스터 및 ＭＯＳ 트랜지스터를 이용하는 집적 회로{INTEGRATED CIRCUIT USING COMPLEMENTARY JUNCTION FIELD EFFECT TRANSISTOR AND MOS TRANSISTOR IN SILICON AND SILICON ALLOYS}
본 발명은 일반적으로 집적 회로 및 소자에 관한 것으로서, 구체적으로는 MOS 트랜지스터 및 접합형 전계 효과 트랜지스터(JFET) 및 회로에 관한 것이다.
대규모 집적 회로들은 지난 30년간의 추세에 계속하여 보다 큰 팩킹 밀도 및 보다 빠른 속도를 얻기 위해 보다 작은 치수로 축소되고 있다. 2005년 현재, CMOS 기술은 100 나노미터(nm) 이하의 최소 치수로 제조되고 있다. 100 nm 이하의 최소 선폭으로의 CMOS 축소는 집적 회로의 설계자에게 다양한 문제를 제공한다. 100 nm 이하로 축소된 CMOS 트랜지스터의 문제들 중 몇몇이 아래에 강조된다.
1. 게이트 유전체의 두께가 축소됨에 따라 단위 면적당 게이트 용량의 증가에 의해 발생하는 높은 스위칭 부하로 인한 CMOS에서의 전력 소모가 문제가 된다.
2. MOS 트랜지스터에서 사용되는 게이트 유전체의 두께는 20 Å 미만으로 축소되었다. 게이트 유전체의 박막화는 게이트 전극에 전압이 인가될 때 상당한 양의 전류가 게이트 유전체를 통과하게 한다. 이 전류를 게이트 누설이라 한다.
3. 트랜지스터들은 게이트 전압이 0으로 감소할 때에도 드레인과 소스 사이에 한정된 전류를 전도한다. 이 전류를 소스/드레인 누설이라 한다.
4. 전술한 효과들의 결과는 액티비티가 존재하지 않을 때에도 상당한 양의 전류(정적 전류)를 전도하는 CMOS 회로인데, 이는 CMOS의 중요 이익을 해친다. 정적 전류로 인해, 정적 전력, 즉 액티비티가 존재하지 않을 때 CMOS 칩에 의해 소모되는 전력은 매우 커지며, 100℃에 가까운 온도에서 정적 전력 소모는 CMOS 회로의 동적 전력 소모와 거의 동일하게 될 수 있다. CMOS 기술이 65 nm로 축소될 때, 누설 문제는 더욱 심각하게 된다. 기술이 45 nm 이하의 선폭으로 더 축소됨에 따라 이러한 추세가 계속된다.
5. CMOS 설계 규칙의 측면 축소는 피처 사이즈의 수직 축소를 동반하지 않는데, 이는 극심한 종횡비를 갖는 3차원 구조를 발생시킨다. 예를 들어, 폴리실리콘 게이트의 높이는 50%만이 감소된 반면, 폴리실리콘 게이트의 측면 치수는 90% 이상이 감소된다. "스페이서"(고농도로 도핑된 소스 및 드레인 영역들로부터 게이트를 분리하는 CMOS 트랜지스터의 컴포넌트)의 치수는 폴리실리콘의 높이에 의존하며, 따라서 이 치수는 측면 치수에 비례하여 축소되지 않는다. 수직 치수의 축소로 어려워지는 프로세스 단계들은 얕은 소스 및 드레인 영역들의 형성, 접합 누설을 발생시키지 않는 이들의 실리사이드화, 및 소스 및 드레인 영역들에 대한 접촉 홀들의 에칭 및 충전을 포함한다.
6. 소자의 제조시에 발생한 결함들을 검출하기 위한 유효 스크린으로서 전원 누설 전류를 측정하는 것은 이 분야의 전문가들에게 공지되어 있다. 이 방법은 때 때로 이 분야의 전문가들에 의해 Iddq 테스트로서 지칭된다. 이 방법은 350 nm 이상의 최소 선폭을 갖는 CMOS에 효과적이다. 350 nm 이하의 최소 선폭으로의 CMOS 축소는 고유 누설 전류를 결함 유도 누설 전류에 필적하는 레벨로 증가시켜, Iddq 테스트를 효과 없게 한다. 고유 누설 전류를 제거하기 위해 MOS 소자의 웰 전압을 바이어스하는 것은 게이트 누설, 접합 터널링 누설 등과 같은 새로운 누설 요소들을 발생시킨다.
접합형 전계 효과 트랜지스터들의 종래 기술은 이들이 최초로 보고된 1950년대로 거슬러 올라간다. 이후, 이들은 Simon Sze의 "Physics of Semiconductor Devices" 및 Andy Grove의 "Physics and Technology of Semiconductor Devices"와 같은 다양한 문서에서 보고되었다. 접합형 전계 효과 소자들은 원소 및 화합물 반도체들 양자에서 보고되었다. 접합형 전계 효과 트랜지스터들을 구비한 다양한 회로가 다음과 같이 보고되었다.
Figure 112008037939766-PCT00001
또한, 종래 기술로서 1985년 8월 4일에 발행된 R. Zuleeg의 "Complementary GaAs Logic"이라는 제목으로 발행된 보고서가 인용된다. 또한, 저자들은 1984년 Electron Device Letters에 "Double Implanted GaAs Complementary JFET's"라는 논문 제목으로 발표하였다.
종래의 n채널 JFET의 대표적인 구조가 도 8에 도시되어 있다. JFET는 n형 기판(810)에 형성된다. 이것은 815로 표시된 p웰 영역에 포함된다. JFET의 본체는 소스(832), 채널(838) 및 드레인(834) 영역들을 포함하는 n형 확산 영역인 820으로 도시된다. 게이트 영역(836)은 p형이고, 기판으로의 확산에 의해 형성된다. 소스, 드레인, 및 게이트 영역들에 대한 접촉들은 각각 841, 842 및 840으로 표시된다. JFET의 임계 치수는 855로 표시된 게이트 길이이다. 이것은 최소 접촉 홀 치수(850), 플러스 게이트 영역이 게이트 접촉을 둘러싸는 것을 보증하기 위해 요 구되는 필요한 중첩에 의해 결정된다. 게이트 길이(855)는 850보다 상당히 크다. 이러한 종래의 JFET의 구성의 특징은 이들 소자의 성능을 제한하는데, 이는 채널 길이가 최소 피처 사이즈보다 훨씬 크기 때문이다. 게다가, 드레인 및 소스 영역들에 대한 게이트 확산의 수직 측벽들(861, 862)의 용량들 각각 또한 매우 크다. 게이트-드레인 측벽 용량은 이 분야의 전문가들에게 공지된 용어인 밀러 용량을 형성하며, 높은 주파수에서 소자의 성능을 크게 제한한다.
따라서, 구조가 계속 축소될 때 전술한 문제들을 해결하기 위한 집적 회로 및 소자 구조는 물론, 제조 방법을 갖추는 것이 바람직하다. 옵션으로, 기존 설비 및 장비 기반 구조를 이용하기 위하여 CMOS 소자를 제조하기 위한 방법과 유사한 방법을 이용하여 이러한 새로운 집적 회로 및 소자 구조를 제조하는 것 또한 바람직하다.
<발명의 요약>
본 발명은 실리콘에서 JFET를 이용하여 상보형 논리 회로를 형성하는 방법을 기술한다. 본 발명은 이상적으로는 디프 서브마이크론 치수, 바람직하게는 65 nm 이하의 치수에 적합하다.
위의 섹션에서 언급한 바와 같은 현재의 CMOS 및 접합형 전계 효과 트랜지스터 기술의 문제들을 해결하기 위하여, 본 발명은 특히 65 nm 이하의 최소 피처 사이즈에서 이러한 문제들을 해결하기 위한 반도체 소자들의 시스템을 기술한다. 본 발명은 CMOS 소자들에 대해 사용되는 것들과 유사한 반도체 소자들 및 회로들을 형성하기 위한 다수의 방법 및 구조를 기술한다. 이러한 본 발명의 특징은 VLSI 회 로를 설계하고 제조하기 위한 전체 시스템의 상당한 변경 없이 본 발명이 기존의 VLSI 설계 및 제조 흐름에 삽입되는 것을 가능하게 한다. 본 발명의 주요 특성들은 다음과 같다.
1. 본 발명은 회로의 전력 소모의 상당한 감소를 가능하게 한다.
2. 본 발명은 게이트 용량의 상당한 감소를 가능하게 한다.
3. 본 발명은 게이트에서의 누설 전류의 상당한 감소를 가능하게 한다.
4. 본 발명은 소스와 드레인 사이의 누설 전류의 상당한 감소를 가능하게 한다.
5. 본 발명은 VLSI 제조 프로세스의 상당한 간소화를 가능하게 한다.
6. 본 발명은 CMOS 기술을 위해 개발된 설계 기반 구조를 이용한다. 종래의 CMOS 셀 라이브러리에서 이용 가능한 모든 복잡한 논리 기능이 본 발명의 소자를 이용하여 구현될 수 있는 것으로 기대된다. 이러한 복잡한 논리 기능들은 인버터, NAND, NOR, 래치, 플립-플롭, 카운터, 멀티플렉서, 인코더, 디코더, 승산기, 산술 논리 유닛, 프로그래머블 셀, 메모리 셀, 마이크로 제어기, JPEG 디코더 및 MPEG 디코더를 포함하지만, 이에 한정되지 않는다.
7. 본 발명은 CMOS에 사용된 기존의 제조 및 테스트 기반구조를 이용한다.
8. 본 발명은 소자의 제조시에 발생하는 결함들을 검출하기 위한 유효 스크린으로서의 전원 누설 전류 측정 방법을 허가한다.
본 발명의 기초는 증가 모드로 동작하는 상보형 접합형 전계 효과 트랜지스터(JFET)이다. 이 분야의 전문가들에게 공지되어 있듯이, 증가 모드는 게이트 및 소스 단자들 사이의 전위가 0일 때 트랜지스터가 "오프" 상태에 있는 것을 의미한다. 이 상태에서는, n채널(p채널) JFET의 드레인 단자에 양(음)의 바이어스가 인가될 때 드레인과 소스 사이에는 거의 또는 전혀 전류 흐름이 존재하지 않는다. 게이트의 전위가 증가(감소)함에 따라, n채널(p채널) JFET는 고전도 체제에 들어간다. 이 모드에서, 드레인에 양(음)의 바이어스 인가시 드레인과 소스 사이에는 한정된 전류가 흐른다. 종래의 증가 모드 JFET 소자들의 한계는 이들의 전류 구동이 일 다이오드 드롭보다 작은 최대 게이트 전압에 의해 제한된다는 점이다. 일 다이오드 드롭(내부 전위)을 초과하는 게이트 전압은 게이트-채널 다이오드를 턴온시키는데, 이는 JFET의 바람직하지 않은 동작 모드이다. 이러한 한계는 본 발명에서 바이어싱 전압 VDD를 일 다이오드 드롭보다 작게 제한함으로써 해결된다. JFET의 낮은 전류 구동의 문제는 JFET의 채널 길이를 100 nm 이하의 치수로 축소함으로써 해결된다. JFET 게이트 길이가 70 nm보다 작고, 전원 전압이 0.5V일 때, 상보형 JFET 소자의 전류 출력 및 상보형 JFET 소자들로 이루어진 인버터의 스위칭 속도는 종래의 CMOS 소자에 양호하게 필적한다.
JFET의 속도-전력 성능이 70 nm 이하의 치수에서 CMOS 소자에 필적하지만, JFET의 최대 전원 전압은 여전히 일 다이오드 드롭 이하로 제한된다는 점에 유의해야 한다. 보다 높은 전압 레벨로 구동되는 외부 회로에 대한 인터페이스를 필요로 하는 소정의 응용들을 만족시키기 위하여, 본 발명은 CMOS 소자들을 또한 형성하기 위한 구조들 및 방법들을 포함한다. 본 발명에서 기술되는 CMOS 소자들은 다음과 같은 점에서 종래의 CMOS와 다르다.
1. CMOS가 상보형 JFET들과 집적된다.
2. 본 발명의 일 실시예에서, CMOS는 "스페이서" 없이 형성된다.
3. 본 발명의 상기 실시예에서, CMOS 단자에 대한 접촉들은 평면 또는 동일 레벨인데, 이는 소자들의 제조성을 향상시킨다.
4. 이러한 CMOS 소자의 다른 현저한 특징들은 전술하였다.
전술한 본 발명의 특징들, 이점들 및 목적들이 달성되는 방식이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 발명에 대한 보다 구체적인 설명이 첨부된 도면들에 도시되는 발명의 실시예들을 참조하여 이루어질 수 있다.
그러나, 첨부된 도면들은 본 발명의 전형적인 실시예들을 나타낼 뿐이며, 따라서 본 발명은 다른 동일하게 유효한 실시예들을 허용할 수 있으므로, 본 발명의 범위를 한정하는 것으로 간주되어서는 안 된다는 점에 유의해야 한다.
도 1은 상보형 JFET 인버터를 나타내는 도면.
도 2a는 웰이 소스에 결합된 상보형 JFET 인버터의 도면.
도 2b는 웰이 게이트에 결합된 상보형 JFET 인버터의 도면.
도 2c는 웰이 외부 패드에 결합된 상보형 JFET 인버터의 도면.
도 3a는 JFET의 레이아웃의 도면.
도 3b는 도 3a에 대응하는 폴리 게이트 JFET의 단면도.
도 3c는 게이트 및 채널을 통해 JFET의 도핑 프로파일을 나타내는 그래프.
도 4는 종래의 MOSFET와 유사한 폴리 게이트 JFET의 단면도.
도 5는 모든 접촉이 폴리실리콘을 통해 형성된 폴리 게이트 평면 JFET의 단면도.
도 6은 채널 영역이 에피텍셜 성장된 폴리 게이트 평면 JFET의 단면도.
도 7은 채널 영역이 에피텍셜 성장되고 다결정 반도체 합금 게이트가 탄소, 실리콘 및 게르마늄을 포함하는 폴리 게이트 평면 JFET의 단면도.
도 8은 종래의 n채널 JFET의 단면도.
도 9는 도 5에 도시된 바와 같은 상보형 JFET 구조를 형성하는 흐름도. 흐름도의 각각의 단계는 도 10-20에서 더 설명된다.
도 10은 분리 영역의 형성 후의 실리콘 웨이퍼의 단면도.
도 11은 n웰 및 p웰의 형성 후의 실리콘 웨이퍼의 단면도.
도 12a는 nJFET의 채널 영역의 형성 후의 실리콘 웨이퍼의 단면도.
도 12b는 pJFET의 채널 영역의 형성 후의 실리콘 웨이퍼의 단면도.
도 13은 폴리실리콘 피착 및 폴리실리콘의 선택적 도핑 후의 실리콘 웨이퍼의 단면도.
도 14는 폴리실리콘 층 상의 보호 코팅 피착 후의 실리콘 웨이퍼의 단면도.
도 15는 포토리소그라피 및 에칭에 의한 폴리실리콘 정의 후의 실리콘 웨이퍼의 단면도.
도 16a는 p채널 JFET의 게이트와 드레인/소스 간의 링크 영역 도핑 후의 실리콘 웨이퍼의 단면도.
도 16b는 n채널 JFET의 게이트와 드레인/소스 간의 링크 영역의 도핑 후의 실리콘 웨이퍼의 단면도.
도 17은 폴리실리콘 구조들 간의 빈 공간을 채운 다음 평탄화를 수행한 후의 실리콘 웨이퍼의 단면도.
도 18은 노출된 폴리실리콘 표면 상의 자기 정렬 실리사이드의 형성 후의 실리콘 웨이퍼의 단면도.
도 19는 폴리실리콘 상의 유전체 층 피착 및 접촉 홀들의 후속 에칭 후의 실리콘 웨이퍼의 단면도.
도 20은 금속 피착 및 정의 후의 실리콘 웨이퍼의 단면도.
도 21-24는 도 9로부터 적합화된 프로세스를 이용하는 MOS 트랜지스터의 형성을 나타내는 도면.
도 21은 분리 영역, 웰 구조, 임계치 주입 및 게이트 유전체의 형성 후의 실리콘 웨이퍼의 단면도. 게이트 유전체가 성장되며, MOS 게이트 영역을 둘러싸는 영역들을 제외하고 웨이퍼로부터 에칭된다.
도 22는 폴리실리콘 피착, 폴리실리콘 도핑 및 폴리실리콘 상부의 보호층의 형성 후의 실리콘 웨이퍼의 단면도.
도 23은 폴리실리콘 정의 후의 실리콘 웨이퍼의 단면도.
도 24는 링크 영역이 이온 주입에 의해 게이트와 소스/드레인 사이에 형성된 후의 실리콘 웨이퍼의 단면도.
도 25는 동일 웨이퍼 상에 JFET 및 MOSFET를 형성하기 위한 완전한 흐름도. 각각의 단계는 도 26-30에서 더 설명된다.
도 26은 n웰 및 p웰이 형성된 후의 실리콘 웨이퍼의 단면도.
도 27은 JFET의 채널이 형성된 후의 실리콘 웨이퍼의 단면도.
도 28은 MOS 채널이 형성된 후의 실리콘 웨이퍼의 단면도.
도 29는 MOS 및 JFET의 소스 및 드레인 영역이 형성된 후의 실리콘 웨이퍼의 단면도.
도 30a는 접촉 홀들 및 금속 접속들이 형성된 후의 실리콘 웨이퍼의 단면도.
도 30b는 접촉 홀들 및 금속 접속들이 형성된 후의 NMOS 및 nJFET의 레이아웃을 나타내는 도면.
본 발명을 이용하여 형성된 인버터의 회로도가 도 1에 도시되어 있다. 온 및 오프 조건 하에서의 2개의 트랜지스터의 동작 단자 전압들이 테이블 1에 나타나 있다.
[표 1] 온 및 오프 조건 하에서의 CFET 게이트의 단자 전압들
Figure 112008037939766-PCT00002
도 1에 도시된 회로의 동작은 대응하는 CMOS 회로의 동작과 매우 유사하다. JFET는 본 발명에서 종래의 CMOS 기술의 전압 레벨과 유사한 전압 레벨로 동작한다. 입력 전압은 0과 Vdd 사이에서 변한다. 출력 전압은 입력 전압과 반대로 Vdd와 0 사이에서 변한다. 따라서, 인버터의 두 상태에 대해, 입력 단자에 인가되는 전압이 0과 Vdd일 때, 출력 전압은 각각 Vdd와 0이 된다. 이것은 위의 표 1에 나타난 바와 같이 온 및 오프로 스위칭되는 2개의 트랜지스터(FT1, FT2)에 의해 달성된다.
이 분야의 전문가들에게 공지되어 있듯이, JFET는 소스와 드레인 사이의 채널의 전도 특성을 제어하는 제어 신호를 게이트에 인가함으로써 동작한다. 게이트는 채널과 함께 p-n 접합을 형성한다. 소스에 대한 게이트의 전압은 게이트-채널 접합의 공핍 영역의 폭을 제어한다. 채널의 공핍되지 않은 부분은 전도에 이용될 수 있다. 따라서, 채널은 JFET 트랜지스터의 게이트 및 소스 단자들에 적절한 전압을 인가함으로써 턴온 및 턴오프된다. 채널이 턴온되고, 드레인에 적절한 전압이 인가될 때 소스와 드레인 사이에 전류가 흐를 것이다.
JFET 인버터 내의 JFET 트랜지스터들(FT1, FT2)은 CMOS 인버터 내의 MOS 트랜지스터들과 매우 유사한 방식으로 기능한다. CMOS 인버터의 동작은 이 분야의 전문가들에게 공지되어 있다. p채널 JFET(FT1)는 그의 소스 단자에서 전원에 접속된다. n채널 JFET(FT2)는 그의 소스 단자에서 접지에 접속된다. 2개의 트랜지스터의 드레인 단자들은 함께 그리고 게이트의 출력 단자에 접속된다. 도 1에 도시된 바와 같이, p채널 JFET(FT1)의 게이트 및 n채널 JFET(FT2)의 게이트는 함께, 그리고 게이트의 입력 단자에 접속된다. 본 명세서의 나머지 부분에서 이러한 회로 구성을 CFET 인버터라고 한다. 일반적으로, p채널 및 n채널 JFET와 유사한 방식으로 형성된 게이트를 CFET 게이트라 한다.
본 명세서에서 본 발명의 완전한 구현을 보이기 위하여 인버터의 기능이 더 상세히 설명된다. 이것은 먼저 표 2에 나타낸 트랜지스터의 소스 및 드레인 단자들의 전압을 설명함으로써 달성된다. 예시적이고 비제한적인 설명에서, 전원 전압은 0.5V로 고정된다.
[표 2] CFET 게이트 내의 JFET의 접합 전압
Figure 112008037939766-PCT00003
p채널 JFET의 게이트는 n형 실리콘으로 형성되고, 채널은 p형으로 도핑된다. p채널 JFET의 도핑 프로파일은 게이트 단자 상의 전압이 소스 단자에 대해 0 볼트일 때 채널을 통한 전도를 턴오프하도록 설계된다. 이러한 소자는 증가 모드 소자이다. p채널 JFET의 이러한 특성은 게이트(p형)와 채널(n형) 간의 p-n 접합에서의 내부 전위 때문이다. FT1의 소스가 0.5V의 VDD에 결합되므로, FT1의 게이트가 또한 0.5V에 있을 때, n형 채널과 p형 게이트 간의 외부 바이어스는 0.0V가 된다. 이것은 오프 조건의 FT1을 나타낸다. p채널 트랜지스터의 게이트에서의 바이어스가 0.0V로 감소함에 따라, 게이트와 소스 단자들 간의 음 전압은 -0.5V로 변하며, 이는 공핍층을 제거하여 소스에서 드레인으로 전류가 흐르게 한다. 이것은 온 조건의 FT1을 나타낸다.
본 발명의 중요한 가르침은 FT1이 온 조건에 있을 때 게이트 전류를 어떻게 제한하는가이다. 이 조건 하에서 채널-게이트 다이오드는 0.5V로 순방향 바이어스되며, 따라서 트랜지스터의 게이트를 통해 흐르는 한정된 누설 전류가 존재한다. 이를 게이트 누설이라 한다. 게이트 누설의 크기는 게이트-채널 접합 양단의 내부 전위에 의해 제어된다. 이러한 CFET 인버터가 실리콘 기반 회로들에 대해 0.5V 이하의 전원 전압(VDD)으로 동작할 때, 내부 전위는 게이트 누설 전류를 매우 작은 양으로 제한한다. 따라서, CFET 인버터는 설계 및 동작 특성 양면에서 CMOS 인버터와 유사한 방식으로 동작한다. 전원 전압에 대한 제한은 내부 전위의 차이로 인해 다른 재료들에 대해 다를 수 있다. 마찬가지로, n채널 JFET에 대한 바이어스 전압은 반대로 되어, 트랜지스터는 게이트-소스 바이어스가 0으로 감소될 때 "턴오프"되고, 게이트-소스 바이어스가 게이트 전류를 제한하기 위해 0.5V로 제한되는 전원 전압(VDD)과 동일할 때 턴온된다. 전형적인 게이트-채널 접합의 게이트 전류는 1μA/cm2 내지 100 mA/cm2의 범위로 설계된다. 이와 달리, 45 나노미터 리소그라피 및 적절히 축소된 게이트 유전체 두께로 형성된 MOS 트랜지스터에 대해, 게이트 전류는 1000 A/cm2를 초과하도록 설계된다.
JFET 트랜지스터의 입력 용량은 게이트-채널 단자들에 의해 형성되는 다이오드의 접합 용량이다. 이 다이오드의 용량은 10-8 F/cm2 내지 10-6 F/cm2의 범위 내이며, 100 Å 내지 3000 Å의 범위 내인 접합의 공핍층 폭의 두께에 의해 결정된다. 45 나노미터 설계 규칙 및 10 Å 두께의 산화물로 형성된 MOS 트랜지스터의 입력 용량은 JFET의 대응 입력 용량보다 높은 크기 수준이다. 이러한 특징은 저전력 동작 관점에서 JFET를 매우 매력적이게 한다.
JFET 트랜지스터는 또한 제4 전기 단자, 즉 웰을 갖는다. 본 발명의 일 실시예는 도 2a에 도시된 바와 같이 양 JFET들에 대해 웰이 소스 단자에 접속되는 것으로 설명된다.
도 2b는 웰이 게이트에 결합되고, 상부 및 하부 양자로부터 채널의 전도도를 조절하는 데 사용되는 본 발명의 다른 실시예를 나타낸다.
도 2c는 n채널 JFET의 웰이 JFET에 임의의 신호를 인가하는 데 사용될 수 있는 외부 단자에 접속되는 본 발명의 또 다른 실시예를 나타낸다. 본 발명의 또 다른 실시예에서, n채널 JFET의 웰은 부동 상태로 남겨진다. 대응하는 설명은 p채널 JFET에도 적용된다. 소자의 제조시에 발생하는 결함들을 검출하기 위한 유효 스크린으로서 전원 누설 전류를 측정하는 것이 이 분야의 전문가들에게 공지되어 있다. 이 방법은 때때로 이 분야의 전문가들에 의해 Iddq 테스트로서 지칭된다. 이 방법은 350 nm 이상의 최소 선폭을 갖는 CMOS에 효과적이다. 350 nm 이하의 최소 선폭으로의 CMOS 축소는 고유 누설 전류를 결함 유도 누설 전류에 필적하는 레벨로 증가시켜, Iddq 테스트를 효과 없게 한다. 100 nm 이하의 최소 선폭을 갖는 MOS 소자들에 대해, 고유 누설 전류를 제거하기 위해 MOS 소자의 웰 전압을 바이어스하는 것은 게이트 누설, 접합 터널링 누설 등과 같은 새로운 누설 요소들을 발생시킨다. 본 발명에서, JFET의 웰 전압을 바이어싱하는 것은 고유 누설 전류를 피코 암페어 범위로 효과적으로 줄일 수 있다. 이것은 Iddq 테스트를, 100 nm 이하의 최소 선폭을 갖는 소자들의 제조시에 발생하는 결함들을 검출하기 위한 유효 스크린이 되게 한다.
도 3a는 이러한 회로 구조를 형성하는 데 사용되는 JFET 트랜지스터의 예시적이고 비제한적인 레이아웃을 나타낸다. n채널 JFET의 소스, 드레인, 게이트 및 웰 탭은 각각 330, 340, 375 및 368로 주어진다. 이들 단자에 대한 접촉들은 각각 372, 374, 373 및 371로 표시된다.
도 3b는 4개의 단자, 즉 소스(330), 게이트(370), 드레인(340) 및 p웰(310)로 구성되는 n채널 JFET의 구조의 단면도를 나타낸다. JFET는 315로 표시된 실리콘의 영역에 형성된다. JFET는 320으로 표시된 영역들에 의해 주변 반도체로부터 분리되는데, 이들 영역은 실리콘 이산화물과 같은 절연 재료로 채워진다. 소스와 드레인 사이의 채널은 물체 350으로 도시된다. n채널 JFET에 대해, 소스 및 드레인은 인, 비소 또는 안티몬과 같은 도너 타입의 불순물로 실리콘을 도핑함으로써 형성되는 고농도 도핑된 n형 영역들이다. 웰은 붕소 또는 인듐과 같은 억셉터 불순물로 도핑된다. 채널은 소스와 드레인을 접속하는 n형으로 도핑된 좁은 영역이다. 게이트는 고농도로 p+ 도핑된 폴리실리콘 영역(375)으로부터의 도펀트들의 확산과 같은 방법들에 의해 채널 내에 형성된 얕은 p형 영역(370)이다.
게이트(370) 및 채널(350)을 통한 실리콘 표면으로부터의 다양한 깊이에서의 도핑 프로파일이 도 3c에 도시되어 있다. 곡선 381은 실리콘 표면에서 시작하는 게이트 영역의 예시적인 도핑 프로파일이다. 곡선 382, 383 및 384는 채널, 웰 및 벌크 영역들의 도핑 프로파일을 나타낸다. n형 JFET에 대하여, 381은 p형 게이트 영역의 도핑 프로파일이고, 382는 n형 채널 영역의 프로파일이고, 383은 p형 웰 영역의 프로파일이고, 384는 주변 n형 벌크 영역의 프로파일이다. 게이트-채널 접합은 385로 주어지고, 채널-웰 접합은 386으로 주어지고, 웰-벌크 영역 접합은 387로 주어진다. 실리콘의 표면으로부터의 게이트와 채널 간의 접합의 깊이(385)는 채널과 p웰 간의 접합의 깊이(386)보다 작다.
본 발명은 또한 이온 주입과 같이 p형 게이트 접합을 형성하기 위한 다른 방법들을 가르친다. 본 발명은 또한 이 분야의 전문가들에게 공지된 바와 같은 플라즈마 이멀션 주입과 같이 게이트를 도핑하는 다른 방법들을 커버한다.
도 3b에서, 영역 375는 고농도로 p형 도핑된 폴리실리콘의 슬랩이며, 게이트(370)의 도핑을 위한 소스로서 작용한다. p형 게이트는 소스와 드레인 간의 채널 양단의 전도를 제어하는 데 사용된다. 이러한 신규한 제조 기술에 의해, 게이트는 게이트와 저항 접촉을 또한 형성하는 고농도로 도핑된 폴리실리콘으로부터 채널 영역 내에 확산된다. 이것은 폴리실리콘이 게이트를 외부 회로에 접속시키는 데 사용될 수 있게 한다.
웰에 대한 저항 접촉은 물체 368로 표시된 웰 탭에 의해 이루어진다. JFET의 네 단자, 즉 웰, 소스, 게이트 및 드레인에 대한 접촉들은 도 3b에서 물체들 371, 372, 373 및 374로 각각 도시되어 있다. p웰 탭(368) 아래의 영역은 양호한 저항 접촉을 형성하기 위하여 p형 불순물로 고농도로 도핑된다. p웰(310)은 JFET의 p웰이 분리되어야 하는 응용들을 위해 315로 표시된 n웰에 형성된다. p웰이 접지 전위에 접속되는 응용들에 대해, n웰은 필요 없게 된다. 본 발명은 이러한 사례들 양자를 커버한다.
도핑 타입들은 도 3b 및 3c에 설명된 것들과 관련하여 p채널 JFET에 대해 반대로 되며, 즉 p형 영역들은 n형 영역들로 대체되고, n형 영역들은 p형 영역들로 대체된다. 폴리실리콘(375)으로 JFET의 게이트를 도핑하는 본 발명의 신규성은 p채널 JFET에 대해서도 유지됨에 유의해야 한다.
JFET의 다른 실시예가 도 4에 도시되어 있다. 이 도면은 MOS 트랜지스터와 매우 유사한 n채널 JFET의 단면도를 나타낸다. n채널 JFET의 구조가 여기서 설명된다. 이 구조는 또한 위의 단락에서 설명된 바와 같이 적절한 도핑 변경으로 p채널 JFET에 대해 되풀이될 것임은 당연하다. JFET는 물체 400으로 도시되어 있다. JFET가 형성된 p웰은 물체 310으로 표시된다. JFET에 대한 분리는 실리콘 이산화물 또는 다른 적절한 재료와 같은 절연 재료로 채워진 영역(320)에 의해 제공된다. 이 구조는 도 3에 도시된 대응 구조와 유사하다. 고농도로 도핑된 n형 영역들은 소스 및 드레인 영역을 형성하고, 각각 420 및 430으로 표시된다. 소스와 드레인 사이의 채널 영역은 n형으로 저농도 도핑되고 450으로 표시된다. 게이트 영역은 p형으로 도핑되고 440으로 표시된다. 이 영역은 460으로 표시된 고농도 p형 도핑된 폴리실리콘으로부터 확산된다. 실리콘 이산화물 및 질화물 층들의 조합으로 구성된 465로 표시된 절연 영역이 여기에 삽입되어 게이트를 둘러싼다. 본 명세서에서 이 물체를 "스페이서"라고 한다. 본 발명의 일 실시예에서, 영역들(420, 430, 460, 368)의 상부면들은 462로 표시된 실리사이드라고 하는 금속 화합물들 중 하나로 된 고전도층으로 커버된다. 실리사이드 층은 웰 탭, 소스, 드레인 및 게이트 영역에 자기 정렬되며, 이는 실리사이드가 실리콘 또는 폴리실리콘이 노출된 영역에만 형성됨을 의미한다. 스페이서의 주요 목적은 자기 정렬 실리사이드가 형성될 때 소스 및 드레인 영역을 게이트 영역으로부터 분리하는 것이다. 이것은 또한 소자 내의 접촉으로부터 전류의 효율적인 분배를 가능하게 한다. 웰 탭, 소스, 드레인 및 게이트 영역에 대한 접촉들은 도 3에서와 유사한 방식으로 행해지며, 각각 371, 372, 373 및 374로 표시된다.
도 5에 도시된 바와 같이, JFET의 다른 실시예에서, JFET의 모든 단자, 즉 소스, 게이트, 드레인 및 웰에 대한 접촉들은 모두 폴리실리콘으로 형성된다. 이 구조는 모든 단자에 대한 접촉들이 동일 레벨을 갖는 바람직한 특성을 갖는다. n채널 JFET는 310으로 표시된 p웰에 형성되는데, 이는 절연 영역(320)에 의해 모든 측부로부터 분리된다. 이 구조는 도 3에 도시된 대응 구조와 유사하다. JFET의 소스는 고농도 n형 도핑된 영역들(520, 522)의 조합에 의해 형성된다. JFET의 드레인 또한 고농도 도핑된 n형 영역들(524, 526)의 조합에 의해 형성된다. 채널(550)은 드레인과 소스 사이의 얕은 n형 도핑 영역이다. 실리콘 내에 확산된 p형 게이트 영역은 540으로 표시된다. 블록들(530, 532)은 고농도 n형 폴리실리콘 도핑 영역들이다. 영역(520)은 폴리실리콘으로부터 실리콘으로 n형 불순물을 확산시킴으로써 형성된다. 마찬가지로, 영역(524)은 폴리실리콘 영역(532)으로부터 실리콘으로 n형 불순물을 확산시킴으로써 형성된다. 게이트 영역(540)은 p형 폴리실리콘(560)으로부터 실리콘으로의 p형 불순물 확산에 의해 형성된다. 영역들(522, 526)은 소스 및 드레인 영역(520, 524)을 각각 채널(550)에 접속한다. 530, 532 및 560으로 표시된 폴리실리콘 영역들은 각각 영역들(520, 524, 540)과 저항 접촉한다. 영역들(522, 526)은 이온 주입, 플라즈마 이멀션 주입, 또는 다른 유사한 도핑 방법들과 같은 외부 도핑에 의해 형성된다. 웰 탭은 고농도 p형 도핑 폴리실리콘(562)과 p형 영역(368) 사이의 저항 접촉에 형성된다. 트랜지스터에 대한 접촉들은 물체들 530, 532, 560 및 562의 상부에 형성된다. 이러한 영역들의 저항 접촉 저항을 줄이기 위하여, 580으로 표시된 자기 정렬 실리사이드가 폴리실리콘 층의 상부에 형성된다. 본 발명의 다른 실시예에서, 트랜지스터의 단자들에 대한 접촉들은 폴리실리콘에 대해 직접 이루어진다.
본 발명의 다른 실시예에서, 실리콘 기판의 상부면은 도 6에 도시된 채널 및 게이트를 형성하도록 적절히 도핑된 실리콘-게르마늄 합금의 에피텍셜 피착에 의해 형성된다. 이 구조는 절연 영역들(320)을 가진 웰(310)에 형성된다. 본 실시예의 주 특징은 JFET의 채널이 물체 670으로 표시된 실리콘-게르마늄 합금의 에피텍셜 피착 층 상에 형성된다는 점이다. 실리콘-게르마늄 합금의 이동도는 실리콘보다 훨씬 높으며, 이는 특히 고주파수에서 JFET의 성능을 향상시킨다. 이러한 에피텍셜 층은 웨이퍼 상의 분리 구조의 형성 후에 트랜지스터 상에 피착된다. 본 실시예에서 에피텍셜 층은 채널이 형성되는 섬들 상에만 선택적으로 피착된다. nJFET의 채널을 위한 에피텍셜 층은 하나의 단계에서 피착되며, pJFET의 채널을 위한 에피텍셜 층은 다음 단계에서 피착된다. 다른 실시예에서, 에피텍셜 층은 분리 구조의 형성 전에 웨이퍼 상에 피착된다. 본 발명의 또 다른 실시예에서, 채널 영역은 변형된 실리콘-게르마늄 합금에 의해 형성된다. 본 발명의 다른 실시예는 실리콘-게르마늄-탄소를 이용하여 JFET의 채널 영역을 형성하는 것을 가르친다. 용어 실리콘-게르마늄 합금 및 변형된 합금은 이 분야의 전문가들에게 잘 알려져 있다. 실리콘-게르마늄 합금은 실리콘 기판 상에 실리콘 및 게르마늄 원자들의 혼합물을 에피텍셜 피착함으로써 형성된다. JFET의 나머지 구조는 도 5에 도시된 구조와 유사하다. 에피텍셜 피착된 채널의 도핑은 이온 주입과 같은 외부 도핑에 의해 제어된다. 대안으로, 에피텍셜 피착 재료는 원자층 에피텍시 및 유사한 기술들과 같은 방법들에 의해 피착 동안 도핑된다. 에피텍셜 피착 단계들은 도 3 및 4에 도시된 JFET 구조들에도 적용 가능하다.
도 7에 도시된 본 발명의 다른 실시예는 실리콘 탄화물 또는 실리콘-게르마늄 탄화물과 같은 하이 밴드 갭 재료를 이용하여 게이트 접촉 영역(744)을 형성하는 것을 포함한다. 이러한 특징은 본 발명에서 게이트(640)-채널(650) 접합에 형성된 p-n 접합에서 장벽 높이를 증가시키기 위해 구현된다. 게이트 영역(640)에 인접하는 게이트 접촉 영역(744)의 하이 밴드 갭 재료는 게이트(640)-채널(650) 접합에 형성된 p-n 접합에서 장벽 높이를 효과적으로 증가시킨다. 보다 높은 게이트-채널 접합 내부 전위는 접합 양단의 포화 전류를 감소시키며, 많은 양의 게이트 전류가 게이트-채널 다이오드 양단에 흐르게 하지 않고 이 다이오드를 순방향 바이어싱하기 위해 이 다이오드에 적용될 수 있는 최대 전압을 증가를 허가한다. 게이트에서의 최대 전압은 인버터의 전원 전압과 동일하므로, 보다 높은 전원 전압이 가능하게 되어, 트랜지스터들의 구동 세기를 증가시키고, 인버터의 보다 빠른 스위칭이 달성된다. 본 실시예에 대해 도 7에 도시된 바와 같이, 전극을 형성하기 위해 폴리실리콘 대신에 폴리실리콘 탄화물 재료가 사용된다. 폴리실리콘 탄화물과 같은 하이 밴드 갭 재료의 사용은 게이트-채널 다이오드가 트랜지스터의 온 상태 동안 약하게 순방향 바이어싱될 때 게이트 접합의 누설 전류를 감소시킨다. 본 발명은 이러한 목적을 위해 실리콘 탄화물의 다양한 상태, 즉 3C, 4H 및 6H의 이용을 가르친다. 또한, 본 발명은 실리콘-게르마늄-탄소의 삼원소 합금 및 갈륨-알루미늄-비소화물-인화물과 같은 다양한 다른 화합물 반도체를 포함하는, 실리콘 기판과의 정류 접합을 형성하는 데 사용될 수 있는 다양한 다른 전극 재료의 사용을 가르친다. 본 발명의 다른 실시예에서, 실리콘 탄화물과 같은 게이트용 재료들의 사용은 실리콘-게르마늄과 같은 에피텍셜 피착된 고 이동도 재료들과 함께 동시에 이루어진다. 게이트 재료의 조성은 피착 동안 변한다. 730, 732, 744 및 752로 표시된 소스, 드레인, 게이트 및 웰 탭에 대한 전극 연장들은 실리콘 탄화물과 같은 하이 밴드 갭 반도체 재료로 이루어진다. 이러한 전극들의 상부에 자기 정렬 도전층이 형성되고, 750으로 표시된다. 이전 단락들에서 설명된 바와 같이, 다결정 반도체 재료들이 적절히 도핑된다. 트랜지스터들의 다른 컴포넌트들은 도 6에서 설명된 nJFET 구조와 유사하게 유지된다.
본 발명의 일 실시예는 10 Å 내지 1000 Å 범위의 깊이로 실리콘의 표면 근처에 실리콘-탄화물 층을 사용한 후 10 Å 내지 2500 Å의 깊이로 폴리실리콘을 피착하는 것을 가르친다. 다결정 층의 조성은 에칭 프로세스의 정확한 모니터링을 돕기 위해 변하는데, 이 프로세스에서는 층의 하부를 구분하는 조성이 검출될 때까지 다결정 재료가 빠르게 에칭된 후, 모든 다결정 재료가 에칭될 때까지 선택적 에칭 프로세스를 이용하여 느리게 에칭된다. 폴리실리콘 탄화물을 이용하는 제조 프로세스의 상세한 설명은 후술한다.
이어서, 도 5에 도시된 바와 같은 상보형 JFET 구조를 형성하는 예시적이고 비제한적인 방법이 도 9의 흐름도로서 도시된다. 흐름도의 각 단계는 도 10-20에 더 도시된다. 단계 905는 도 10에 도시된다. 단계 910은 도 11에 도시된다. 단계 915는 도 12에 도시된다. 단계 920 및 925는 도 13에 도시된다. 단계 930은 도 14에 도시된다. 단계 935는 도 15에 도시된다. 단계 940은 도 16에 도시된다. 단계 950은 도 17에 도시된다. 단계 955는 도 18에 도시된다. 단계 960은 도 19에 도시된다. 단계 965는 도 20에 도시된다.
도 10은 에칭, 열 산화 및 실리콘 이산화물의 피착의 조합에 의해 능동 소자들이 형성되는 다양한 영역의 분리를 달성하기 위해 제조 동안의 예비 단계들이 완료된 후의 반도체 기판의 단면도를 나타낸다. 영역들(1001-1005)은 에칭, 피착 및 열 성장의 조합에 의해 실리콘 산화물 및 질화물로 구성된 절연 재료로 채워지는 영역들을 나타낸다. 이러한 영역들을 형성하기 위한 프로세스의 상세는 이 분야의 전문가들에게 잘 알려져 있으며, 본 발명의 범위 밖이다. 영역들(1011-1014)은 후속 단계들에서 능동 트랜지스터들이 형성되는 영역들을 나타낸다.
도 11은 영역들(1101, 1102)에서 적절한 불순물로 활성 영역들을 도핑함으로써 n웰 및 p웰을 형성하는 단계를 나타낸다. 영역(1102) 내의 n웰에 대해, 인 또는 비소 원자들이 주입된다. 주입의 도핑 레벨은 1.0x1011cm2 내지 1.0x1014cm2 사이에서 변한다. 주입 에너지는 10 KeV 내지 400 KeV 사이에서 변한다. 영역(1101) 내의 p웰에 대해, 1.0x1011cm2 내지 1.0x1014cm2 사이에서 변하는 도스와 10 KeV와 400 KeV 사이에서 변하는 주입 에너지를 갖는 이온 주입에 의해 붕소가 주입된다. 원하는 불순물 도핑 프로파일을 얻기 위해 다수의 주입이 사용될 수 있다. n형 및 p형 불순물을 영역들에 선택적으로 주입하기 위하여, 주입을 받지 않도록 설계된 영역을 차단하기 위한 포토레지스트 마스크를 이용하여 주입이 행해진다. 산화물 아래의 영역에서의 도핑을 증가시켜 2개의 인접 n웰 사이의 임의의 누설을 방지하기 위하여 분리 영역들(1001-1005) 아래에 추가적인 붕소 주입이 행해진다. 원하는 불순물 도핑 프로파일을 얻기 위해 웨이퍼가 열처리된다.
도 12a 및 12b는 각각 nJFET를 위한 채널 영역(1202) 및 pJFET를 위한 채널 영역(1222)의 형성을 나타낸다. 채널 영역은 포토레지스트 마스크를 이용하는 선택적 주입에 의해 형성된다. nJFET에 대해, 도 12a에 영역(1202)로 도시된 채널은 2.0x1011cm2 내지 1.0x1014cm2 의 주입 도스 및 1 KeV 내지 100 KeV의 주입 에너지를 갖는 비소, 인 또는 안티몬과 같은 n형 도펀트를 이용한 이온 주입에 의해 형성된다. 또한, 도면에는 n채널 주입이 차단되는 영역들을 커버하는 포토레지스트(1210)가 도시되어 있다. 도 12b의 영역(1222)은 pJFET의 채널을 형성하기 위해 붕소, 인듐 또는 탈륨과 같은 p형 불순물로 주입된다. 본 발명의 다른 실시예에서, 채널 영역은 플라즈마 이멀션 도핑에 의해 형성된다. 대안으로, 채널은 실리콘, 실리콘-게르마늄 이원 합금, 또는 실리콘-게르마늄-탄소 삼원 합금으로 구성되는 채널 영역의 에피텍셜 성장에 의해 형성된다. 본 발명은 n채널 및 p채널을 위한 채널 영역들의 선택적 에피텍셜 성장은 물론, nJFET 및 pJFET 양자를 위한 채널 영역들의 단일 피착에 이은 선택적 도핑에 의한 에피텍셜 영역들의 형성에 있어서의 변화들을 가르친다. 본 발명의 또 다른 실시예는 채널 영역들이 원자층 에피텍시와 같은 방법들에 의해 피착 동안 도핑되는 사례를 커버한다.
이어서, 도 13에 도시된 바와 같이, 전체 웨이퍼 상에 폴리실리콘 층이 피착된다. 웨이퍼 상에 피착된 폴리실리콘의 두께는 100 Å 및 10,000 Å 사이에서 변한다. 폴리실리콘은 결국 JFET의 소스, 드레인, 게이트 및 웰 접촉들이 되는 영역들을 형성하기 위해 포토레지스트 마스크를 이용하여 선택적으로 도핑된다. 포토리소그라피 프로세스의 상세는 간명화를 위해 생략된다. 1300으로 도시된 바와 같이, 1310으로 표시된 영역은 1x1013/cm2 내지 1x1016/cm2 범위의 도스의 고농도 붕소 주입을 이용하여 도핑된다. 이 영역은 nJFET의 웰 영역에 대한 접촉으로서 작용하도록 설계된다. 영역(1314)은 nJFET에 대한 게이트 접촉으로서 작용하도록 설계된다. 이 영역은 영역(1310)의 파라미터들과 유사한 파라미터들로 고농도로 p형 도핑된다. 영역들(1312, 1316)은 1x1013/cm2 내지 1x1016/cm2 범위의 도스의 p형 도펀트(인, 비소 및 안티몬)로 고농도 도핑된다.
pJFET는 소스 및 드레인 접촉들(p형)로서 각각 작용하는 영역들(1320, 1324), 게이트(n형)로서의 영역(1322), 및 웰 탭(n형)에 대한 접촉으로서의 영역(1326)에 의해 형성된다. 영역들(1320, 1324)은 1x1013/cm2 내지 1x1016/cm2 범위의 도스의 붕소 원자들로 고농도 도핑되며, pJFET의 소스 및 드레인 접촉들 각각으로서 작용하도록 설계된다. 마찬가지로, 영역들(1322, 1326)은 n형으로 고농도 도핑되며, pJFET의 게이트 및 웰 접촉들로서 작용하도록 설계된다. 다른 실시예에서, 이온 주입을 행하기 전에 폴리실리콘 층의 상부에 산화물 층이 피착된다. 이 층의 두께는 20 Å 내지 500 Å 사이에서 변한다. 다른 실시예에서, 이온 주입 전에 폴리실리콘의 상부에 산화물 및 질화물의 층들이 피착되는데, 산화물 및 질화물 막들의 두께는 10 Å에서 500 Å 사이에서 변한다.
도 14는 불순물이 도핑된 폴리실리콘 층, 및 폴리실리콘 층 상부의 보호층(1410)을 갖는 실리콘 웨이퍼의 단면도를 나타낸다. 다양한 영역에 불순물이 주입된 폴리실리콘 층은 웰에 대한 소스, 드레인 및 게이트 접합들 및 저항 접속들을 형성하기 위해 실리콘으로의 불순물의 간접 확산의 소스로서 사용된다. 영역들(1422, 1426)은 폴리실리콘 영역들(1312, 1316)로부터 확산된 nJFET의 소스 및 드레인 영역들이다. 영역(1424)은 n형 채널이다. 1428로 표시된 게이트 영역은 p형 도핑된 폴리실리콘으로부터 실리콘으로 확산된다. 영역(1420)은 폴리실리콘 영역(1310)으로부터의 확산에 의해 실리콘 내에 형성된 p형 영역(웰 탭)이며, nJFET를 포함하는 p웰에 대한 저항 접촉을 형성한다. 마찬가지로, 실리콘 내의 pJFET 접촉들은 pJFET의 소스로서의 영역(1430), 채널로서의 영역(1432), 드레인으로서의 영역(1434), 웰 접촉으로서의 영역(1436), 및 게이트 영역으로서의 영역(1438)에 의해 형성된다. 다른 실시예에서, 폴리실리콘 내의 n형 및 p형 도펀트들의 주입 도스 및 에너지가 변하는 다수의 이온 주입이 웰 접촉들, 소스, 드레인 및 게이트 영역들을 형성하도록 행해진다.
JFET의 다양한 영역들의 실리콘으로의 확산 후에, 게이트 패터닝 프로세스가 행해진다. 광학 리소그라피 프로세스를 이용하여, 웨이퍼 상에 반사 방지 코팅층에 이어서 포토레지스트 층이 코팅된다. 이들 층의 두께는 이 분야의 전문가들에게 공지된 바와 같이 포토레지스트의 선택에 의존한다. 도 15에 1510으로 표시된 포토레지스트 층이 노광되어, 포토레지스트 내에 다양한 단자가 묘사된다. 본 발명의 다른 실시예는 임프린트 리소그라피 및 전자 빔 리소그라피를 포함하는 다른 포토레지스트 패터닝 방법들을 포함한다. 포토레지스트 층을 마스크로 이용하여, 폴리실리콘 위의 보호층이 먼저 에칭된다. 이어서, 폴리실리콘 층이 에칭되어, 1512와 같은 그루브들이 폴리실리콘 층의 하부에 도달한다. 이 단계는 15으로 도시된 바와 같이 다양한 단자를 전기적으로 분리한다. 포토레지스트의 패터닝을 위해, 광학 리소그라피, 이멀션 리소그라피, 임프린트 리소그라피, 직접 기입 전자 빔 리소그라피, X 레이 리소그라피, 또는 극자외선 리소그라피와 같은 다양한 프로세스가 이용된다.
도 16a는 p채널 JFET의 게이트와 드레인/소스 간의 링크 영역을 도핑한 후의 실리콘 웨이퍼의 단면도이다. 폴리실리콘 층의 에칭 후, 소스와 채널, 및 드레인과 채널 사이에 저 전도도 경로를 형성하기 위해 고농도 도핑 영역들과 채널 사이의 영역이 도핑된다. 이를 링크 영역(1620, 1622, 1652, 1654)이라 한다. 도 16a는 pJFET의 링크 영역의 형성을 나타낸다. nJFET를 포함하는 웨이퍼의 섹션이 이 단계 동안 포토레지스트(1610)에 의해 커버되는 동안, pJFET의 링크 영역들(1620, 1622)을 도핑하기 위해 이온 주입 또는 플라즈마 이멀션 주입과 같은 적절한 도핑 프로세스가 이용된다. 링크 영역들은 이웃 소스 및 드레인 영역들의 접합 깊이와 무관한 접합 깊이로 형성되며, 소스/드레인과 채널 간의 매우 낮은 비저항 접속을 제공하도록 설계된다.
도 16b는 n채널 JFET의 게이트와 드레인/소스 간의 링크 영역의 도핑 후의 실리콘 웨이퍼의 단면도이다. 물체 1650은 주입이 차단되는, pJFET를 포함하는 영역들을 커버하는 포토레지스트이다. 실리콘 내의 영역들(1652, 1654)은 n형 도펀트들의 주입에 의해 형성된 링크 영역들이다. 이온 주입 후, 도펀트들은 고속 열 어닐링 프로세스에 의해 활성화된다. 에칭 동안 손상된 실리콘 영역을 산화하기 위해 700℃ 내지 950℃ 범위의 온도에서 10초 내지 20분 범위의 시간 동안의 산화 단계가 또한 수행된다.
도 17은 폴리실리콘 블록들 간의 갭이 실리콘 이산화물과 같은 절연 재료로 채워진 다음, 폴리실리콘 층과 동일한 레벨의 거의 평면인 표면을 제공하기 위해 기계 화학적 연마와 같은 방법을 이용하여 처리된 후의 실리콘 웨이퍼의 단면도를 나타낸다. 화학 기상 증착 또는 플라즈마 지원 화학 기상 증착을 이용하여 실리콘 이산화물을 피착함으로써 폴리실리콘 블록들 사이에 절연 재료를 채우는 기술은 반도체 제조에 널리 사용되는 기술이다. 이러한 하나의 프로세스는 가스 형태의 실란과 산소 간의 저온 플라즈마 활성 반응에 의한 산화물의 피착을 이용한다. 베어 실리콘(bare silicon) 표면을 노출시키기 위해 보호층(1410)이 최종 제거된다.
도 18은 노출된 폴리실리콘 표면 상의 자기 정렬 실리사이드의 형성 후의 실리콘 웨이퍼의 단면도이다. 니켈, 코발트, 티타늄, 백금, 팔라듐 또는 다른 고융점 재료와 같은 금속의 층이 폴리실리콘 표면 상에 피착되고, 노출된 폴리실리콘 영역이 "금속 실리사이드"라고 하는 금속층과의 이원 화합물을 형성하도록 어닐링된다. 금속 실리사이드는 전도도가 매우 높은 재료이다. 피착된 금속의 바람직한 두께는 아주 깨끗한 폴리실리콘 표면 상에서 50 Å 내지 1000 Å 사이이다. 웨이퍼는 고속 어닐 노에서 200℃ 내지 800℃ 사이의 온도로 10초 내지 30분 동안 가열되어, 금속이 실리콘 또는 폴리실리콘 층과 접촉하는 곳에서 선택적으로 실리사이드가 형성된다. 금속층과 실리콘 간의 반응이 일어날 후, 실리사이드 층에 영향을 주지 않는 화학적 에칭 프로세스에 의해 웨이퍼로부터 잉여 금속이 제거된다. 반응하지 않은 금속은 적절한 용매를 이용하여 선택적으로 에칭되어, 노출된 실리콘 및 폴리실리콘 영역들(1801) 상에는 금속 실리사이드만이 남는다. 티타늄 및 코발트에 대해, 실온 이상의 온도도 사용될 수 있지만, 실온에서 적절한 경우에 과산화수소 및 수산화암모늄의 혼합물이 1:0.1 내지 1:10의 비율로 사용된다. 따라서, 자기 정렬 실리사이드 층이 폴리실리콘 상에 형성된다. 도 18은 폴리실리콘 소스, 드레인, 게이트 및 웰 탭 단자들 상의 실리사이드의 형성 후의 소자의 단면도를 나타낸다. 이러한 폴리실리콘 층은 로컬 상호접속으로도 사용되며, 이에 의해 실리사이드화된 n형 폴리실리콘 및 p형 폴리실리콘의 영역들이 저항 접촉들을 형성하는 데 사용된다.
다음 프로세스 단계는 유전체(산화물) 층을 피착하고, 산화물 층에 접촉 홀들을 에칭하고, 소스, 드레인, 게이트 및 웰 탭 단자들에 대한 접촉 홀들을 형성하고, 반도체 칩들의 형성시에 실시되는 바와 같은 통상의 금속 상호접속 형성 프로세스를 계속하는 것으로 구성된다. 유전체 피착 및 접촉 홀 에칭 후의 웨이퍼의 단면도가 도 19에 도시된다. 금속 피착 및 에칭이 도 20에 도시된다.
이 프로세스는 MOS 트랜지스터를 JFET와 함께 형성하는 데 적합할 수 있다. 이러한 적합화의 하나의 응용은 칩 상에 CMOS 호환 I/O들을 포함하는 것이다. MOS 트랜지스터를 형성하기 위한 프로세스는 다음에 설명된다. 도 21은 JFET 및 MOSFET의 n웰 및 p웰의 형성 후의 웨이퍼의 단면도를 나타낸다. MOSFET를 위한 임계 전압(Vt) 조정 주입 또한 완료된다. 게다가, JFET를 위한 채널 영역들의 형성 또한 완료된다. 웨이퍼 상에 게이트 유전체(산화물 또는 질화된 산화물) 층이 성장된다. 이 산화물 층은 MOSFET의 게이트를 둘러싸는 영역을 제외하고 웨이퍼로부터 에칭된다. 이 산화물 층은 물체 2110으로 도시된다. 본 발명의 다른 실시예에서, 산화물이 성장된 직후에 게이트 유전체의 상부에 비정질 실리콘의 얇은 층이 피착된다. 이 비정질 층의 두께는 다음 포토마스킹 및 에칭 단계 동안 하부의 게이트 유전체에 대한 손상을 방지하기에 충분하다. 이 비정질 층의 바람직한 두께는 10 Å 내지 5000 Å이다. 본 발명의 다른 실시예에서, 산화물 층이 먼저 형성되고, JFET의 채널이 후에 형성된다.
이어서, 도 22에 도시된 바와 같이 웨이퍼 상에 폴리실리콘 층이 피착된다. 폴리실리콘 층은 2220으로 표시된 산화물의 보호층에 의해 커버된다. 웨이퍼 상의 소정 영역들을 정의하는 포토리소그라피에 의해, 웨이퍼로부터 포토레지스트 층이 선택적으로 제거되고, 노출된 영역들이 n형 및 p형 도펀트들로 주입된다. 이 도면은 선택적으로 도핑된 영역들을 가진 폴리실리콘 층을 나타낸다. 영역(2210)은 p형 도핑되고, 영역(2212)은 n형 도핑되고, 영역(2214)은 p형 도핑되고, 영역(2216)은 n형 도핑된다. 이러한 영역들의 도핑을 위한 파라미터들은 도 13에서 설명된 파라미터들과 동일하다.
다음 단계는 도 23에 도시된 바와 같은 폴리실리콘 상의 게이트 및 나머지 전극들의 정의이다. 이것은 포토레지스트 층(2330)에 패턴을 먼저 정의함으로써 달성된다. 이어서, 포토레지스트 층을 마스크로 이용하여, 폴리실리콘 층을 에칭하여, 전극들을 정의한다. 영역(2310)은 NMOS의 웰 탭을 형성하고, 영역(2312)은 NMOS의 소스를 형성하고, 영역(2314)은 NMOS의 게이트를 형성하고, 영역(2316)은 NMOS의 드레인을 형성하고, 영역(2320)은 PMOS의 소스를 형성하고, 영역(2322)는 PMOS의 게이트를 형성하고, 영역(2324)는 PMOS의 드레인의 드레인 영역을 형성하고, 영역(2326)은 PMOS의 웰 탭을 형성한다. 폴리실리콘 층의 에칭 후, 짧은 산화 사이클을 실행하여, 실리콘의 표면 상에 20 Å 내지 500 Å 두께의 산화물을 형성한다. 추가 가열 사이클을 실행하여, 폴리실리콘으로부터 게이트 유전체로 그리고 채널 영역으로의 도펀트들의 확산을 제어하면서, 드레인, 소스 및 웰 탭 영역들에서 폴리실리콘으로부터 실리콘으로의 도펀트들을 확산시킨다.
도 24는 이온 주입에 의한 소스, 드레인 및 채널 영역들 간의 링크의 형성을 나타낸다. NMOS에 대해, 소스와 채널 및 드레인과 채널 간의 링크들은 2410 및 2412로 각각 표시된 n형 도펀트들의 이온 주입에 의해 형성된다. PMOS에 대해, 소스와 채널 및 드레인과 채널 간의 링크들은 2420 및 2422로 각각 표시된 p형 도펀트들의 이온 주입에 의해 형성된다. 주입을 활성화하기 위해 고속 열 어닐이 수행된다. 웨이퍼의 단면은 도 17에 도시된 것과 매우 유사하다. 웨이퍼는 도 17 내지 20에서 설명되는 방법에 의해 처리된다.
동일 웨이퍼 상에 JFET 및 MOSFET를 형성하는 완전한 흐름이 도 25에 도시되어 있다. 이러한 방식으로 제조되는 MOS 트랜지스터는 여기에 설명되는 바와 같이 MOS 트랜지스터를 형성하는 종래의 방법에 비해 많은 이점을 갖는다.
종래의 MOS 트랜지스터는 고농도로 도핑된 소스/드레인 영역을 게이트로부터 분리하는 데 사용되는 스페이서를 갖는다. 스페이서의 치수는 수직 폴리실리콘 치수 및 다른 처리 파라미터들에 의존하며, 측면으로는 축소될 수 없다. MOS 트랜지스터의 본 실시예는 리소그라피를 이용하여 소스/드레인 및 게이트 영역을 분리하여, 이 구조를 측면으로 축소 가능하게 한다.
종래의 MOS 트랜지스터는 스페이서 아래에 저농도로 도핑된 소스 및 드레인 영역을 가지며, 이는 소스의 주입 효율, 또는 트랜지스터에 의해 제어될 수 있는 최대 전류를 제한한다. MOS 트랜지스터의 본 실시예는 링크 영역을 소스 및 드레인 접합들로 이용하며, 이러한 영역의 도핑이 독립적으로 제어되는 것을 가능하게 한다.
종래의 MOS 트랜지스터는 대칭적인 소스 및 드레인 영역을 갖는다. 본 실시예는 소스 및 드레인 폴리실리콘 영역을 게이트로부터 비대칭적으로 이격시킴으로써 비대칭적인 소스 및 드레인 접합이 형성되는 것을 가능하게 한다.
종래의 MOS 트랜지스터는 소스/드레인 및 게이트 단자들에 대한 다양한 접촉 깊이를 가지며, 소스/드레인 단자들에 대한 접촉들은 실리콘에 대해 직접 이루어지는 반면, 게이트 단자에 대한 접촉은 소스/드레인 접합들로부터 상승된 폴리실리콘에 대해 이루어진다. MOS 트랜지스터의 본 실시예는 모든 접촉 홀들을 폴리실리콘까지 에칭하여, 모든 홀의 깊이를 동일하게 유지한다.
종래의 MOS 트랜지스터는 얕은 소스/드레인 접합 및 이들 접합 상부의 실리사이드 형성에 의해 부과되는 제한으로 인해 단채널 성능을 양보하여야 한다. MOS 트랜지스터의 본 실시예는 모든 접합에 대해 폴리실리콘의 상부에 실리사이드를 배치함으로써 이러한 제한을 제거한다. 또한, 실리콘 내의 얕은 소스/드레인 접합은 폴리실리콘으로부터의 도펀트 확산에 의해 형성되며, 이는 보다 느리고 보다 제어 가능한 프로세스이다.
JFET 및 MOSFET를 형성하는 본 방법은 접촉 홀 에칭 전에 평면이 존재하는 것을 가능하게 한다. 이것은 또한 제거되는 폴리실리콘의 양이 제한되는 것을 보증하는데, 이는 균일한 플라즈마 에칭을 달성하는 데 중요하다. 실리콘 웨이퍼 상의 폴리실리콘 패턴의 밀도 변화가 폴리실리콘의 에칭 레이트의 변화의 원인인 것으로 알려져 있다. 본 방법에서, 이 문제는 폴리실리콘의 패턴 밀도가 종래의 프로세스 기술에서보다 훨씬 높다는 사실에 의해 극복된다. 또한, 다양한 접합에 대한 접촉들은 폴리실리콘 층에 의해 분리되며, 이는 얕은 소스 및 드레인 접합을 형성하는 것을 매우 편리하게 한다.
도 25의 단계들은 도 26-30에 더 설명된다.
도 26은 분리 영역들(2610), 2601로 표시된 NMOS 트랜지스터를 형성하기 위한 p웰 및 2602로 표시된 nJFET를 형성하기 위한 다른 p웰의 형성 후의 실리콘 웨이퍼의 단면도를 나타낸다. PMOS 트랜지스터 및 pJFET를 형성하기 위한 대응하는 웰 구조도 형성되지만, 간명화를 위해 생략된다. MOS 트랜지스터를 위해 실리콘 내의 Vt 조정 주입이 수행된 후에, 전체 웨이퍼에 대해 게이트 산화가 수행되고, 10 Å 내지 100 Å 범위의 적절한 두께의 게이트 유전체 층이 웨이퍼 상에 성장된다. 이것은 도면에서 층(2620)으로 도시되어 있다. 본 발명의 다른 실시예에서, 게이트 유전체는 하프늄 실리케이트 및 이 분야의 전문가들에게 공지된 유사한 재료와 같은 고 유전율 재료로 형성된다.
도 27은 다음 단계들이 수행된 후의 웨이퍼의 단면도를 나타낸다. 먼저, 습식 에칭 또는 플라즈마 에칭과 같은 적절한 기술에 의해, JFET 채널이 형성될 영역들로부터 선택적으로 게이트 유전체가 제거된다. 이어서, 이온 주입에 의해 물체 2710으로 표시된 JFET 채널이 형성된다. 채널 형성 후, 웨이퍼 상에 다결정 재료의 층이 피착된다. 이것은 2720으로 표시된다.
JFET 및 MOS 트랜지스터의 게이트 전극들에는 적절한 도펀트가 주입된다. NMOS 트랜지스터 및 pJFET의 게이트 영역들은 비소, 인 또는 안티몬으로 고농도로 p형 도핑된다. PMOS 및 nJFET의 게이트 전극 영역들에는 p형 도펀트, 즉 붕소가 주입된다. 게이트 전극 영역들은 1x1014/cm2 내지 1x1016/cm2 범위의 도펀트들의 고농도 도스로 주입된다. 본 발명의 다른 실시예는 MOS 및 JFET 트랜지스터의 게이트 전극 영역을 형성하기 위한 다수의 주입 단계를 포함한다. 웨이퍼는 폴리실리콘 층 전체에 도펀트들을 분배하기 위해 가열된다.
웨이퍼 상에 포토마스크가 배치되고, 폴리실리콘 층이 에칭되어, 도 28에 도시된 바와 같이 트랜지스터용 게이트 전극이 정의된다. 물체 2810은 NMOS 트랜지스터의 게이트를 형성하고, 물체 2820은 nJFET 트랜지스터의 게이트 전극을 형성한다. NMOS 트랜지스터의 게이트는 n형 폴리실리콘으로 형성되고, nJFET의 게이트는 p형 폴리실리콘으로 형성된다. 게이트의 정의 후, 짧은 산화 사이클을 수행하여 폴리실리콘 표면으로부터 손상을 제거한다. 이어서, 산화물 및 질화물의 층들이 피착되고, 이방성으로 에칭되어 게이트 전극에 인접하는 스페이서가 형성된다. 스페이서 형성의 종료시에, 웨이퍼의 단면은 양 측면이 스페이서로 둘러싸인 게이트 전극을 보인다. 2830으로 표시된 물체는 게이트를 둘러싸는 스페이서이다. nJFET 섬(2602) 상의 폴리실리콘은 하부에 에칭을 중지시키기 위한 산화물 층을 갖지 않음에 유의해야 한다. 따라서, 폴리실리콘 에칭 프로세스는 폴리실리콘을 오버 에칭하여 실리콘을 에칭하지 않도록 매우 주의 깊게 수행되어야 한다. 폴리실리콘의 오버 에칭을 방지하기 위한 프로세스 단계들은 전술하였다.
도 29는 MOS 및 JFET 트랜지스터를 위한 소스 및 드레인 영역이 형성된 후의 실리콘 웨이퍼의 단면도를 나타낸다. 프로세스 단계는 NMOS 트랜지스터를 위한 저농도 도핑 드레인(LDD) 영역을 형성하는 단계로 구성된다. 이것은 NMOS 영역(2601) 내의 n형 도펀트의 선택적 이온 주입에 의해 행해진다. 이 단계는 또한 드레인 및 소스의 공핍 영역들이 서로 접촉하여 "펀치 스루"로 알려진 현상이 발생하는 것을 방지하기 위한 반대 극성(p형)의 도펀트의 주입을 수반한다. 이 단계는 "펀치 스루 방지" 주입으로 알려져 있다. LDD 및 펀치 스루 방지 주입은 완전 수직 내지 수직으로부터 60%의 경사 범위의 웨이퍼 상의 입사각으로 수행된다. 이러한 영역들은 도 29에 2910으로 표시된다. JFET의 채널과 소스 및 드레인 영역들 사이에 저저항 영역(링크)을 형성하기 위해 유사한 프로세스가 수행된다. 물체들 2920으로 표시된 링크들은 JFET의 게이트에 인접 형성된다. NMOS 및 nJFET 트랜지스터들 양자에 대해 소스 및 드레인 영역들은 n형 불순물의 이온 주입에 의해 형성된다. NMOS 용의 소스 및 드레인 단자들을 형성하기 위한 n형 이온 주입은 양호하게 확립된 프로세스이다. nJFET에 대해, 소스 및 드레인의 도핑 타입은 게이트의 도핑 타입과 반대이다. 소스 및 드레인의 주입 파라미터들은 이들 단자를 형성하는 데 사용되는 n형 도펀트들이 게이트 영역의 극성을 반전시키지 않는 것을 보장하도록 조정된다. JFET를 위한 게이트 도핑은 n 또는 p형 도펀트들을 1x1014/cm2 내지 1x1016/cm2 의 도스로 주입함으로써 높은 레벨로 유지된다. 주입 에너지를 폴리실리콘 두께에 기초하여 선택된다. JFET의 소스 및 드레인의 도핑은 게이트 도핑의 반전이 발생하지 않는 것을 보장하기 위해 게이트 도핑보다 낮게 유지된다. NMOS 트랜지스터의 소스 및 드레인 영역들은 2950 및 2952로 표시되며, nJFET의 소스 및 드레인은 각각 2954 및 2956으로 표시된다.
도 30a는 접촉 홀들 및 금속 접속들이 형성된 후의 실리콘 웨이퍼의 단면도를 나타낸다. 소스 및 드레인의 형성에 이어서, 코발트, 니켈, 티타늄, 백금 등과 같은 금속 층을 피착하고, 웨이퍼를 가열하여 금속이 노출된 실리콘 표면과 반응하는 것을 허가하여 실리사이드 화합물을 형성함으로써 자기 정렬 실리사이드 형성이 이루어진다. 사용되지 않은 금속은 습식 케미컬 에칭에 의해 제거된다. 이어서, 도 30a에 도시된 바와 같이 전체 웨이퍼를 커버하기 위한 유전체로서 600℃ 이하의 온도에서 산화물 층을 피착한다. 유전체 층 내에 접촉 홀들(3010)이 에칭된다. 단일 또는 다수 층의 금속 합금이 웨이퍼 상에 피착되고, 포토리소그라피 프로세스에 의해 패터닝된 후, 금속 층을 에칭하여 물체 3020으로 도시된 트랜지스터들로부터의 상호접속들을 형성한다. NMOS 및 nJFET의 레이아웃이 도 30b에 도시되어 있다. NMOS 트랜지스터의 소스, 드레인 및 게이트 영역들은 3050, 3051 및 3054로 표시된다. 이들 각각의 접촉 홀은 3060, 3061 및 3064로 표시된다. 마찬가지로, nJFET의 소스, 드레인 및 게이트 영역들은 물체들 3052, 3053 및 3055로 표시되며, 이들의 접촉 홀은 각각 3062, 3063 및 3065로 표시된다.

Claims (68)

  1. 접합형 전계 효과 트랜지스터로서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판 내에, 상기 반도체 기판의 표면에 인접하게 형성된 상기 제1 도전형과 반대인 제2 도전형의 웰 영역;
    상기 반도체 기판 내에, 상기 반도체 기판의 표면에 인접하게 유전체 재료로 형성된 절연 영역-상기 절연 영역은 상기 웰 영역을 둘러쌈-;
    상기 웰 영역 내에, 상기 반도체 기판의 표면에 인접하게 형성된 상기 제1 도전형의 제1 및 제2 비중첩 영역들-상기 제1 및 제2 영역들은 각각 상기 접합형 전계 효과 트랜지스터의 소스 및 드레인 영역들을 형성함-;
    상기 소스 및 드레인 영역들 사이의 반도체 기판 상에 배치된 제1 부분, 상기 소스 및 드레인 영역들의 부분들 상에 배치된 제2 부분, 및 상기 절연 영역의 부분들 상에 배치된 제3 부분을 포함하는 상기 제2 도전형의 게이트 전극 영역;
    상기 게이트 전극의 제1 부분 전체의 바로 아래의 웰 영역에 형성된 상기 제2 도전형의 게이트 영역-상기 게이트 영역은 상기 게이트 전극 영역으로부터 도핑된 불순물 농도를 가짐-; 및
    상기 게이트 영역 전체의 바로 아래의 웰 영역에 형성된 상기 제1 도전형의 채널 영역
    을 포함하는 접합형 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 반도체 기판은 실리콘, 게르마늄, 실리콘 탄화물 및 실리콘-게르마늄-탄소 합금으로 구성된 그룹으로부터 선택된 재료를 포함하는 접합형 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 채널 영역 및 상기 게이트 영역은 상기 반도체 기판 상에 에피텍셜 피착된 실리콘-게르마늄-탄소 합금 재료로 형성되는 접합형 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극 영역은 폴리실리콘을 포함하는 접합형 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 게이트 전극 영역은 실리콘-게르마늄-탄소 합금을 포함하는 접합형 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 전극 영역은 복수의 실리콘-게르마늄-탄소 합금 층을 포함하는 접합형 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 게이트 전극 영역의 제3 부분 상에 형성된 게이트 접촉 영역을 더 포함하는 접합형 전계 효과 트랜지스터.
  8. 제1항에 있어서,
    상기 소스 영역 상에 형성된 소스 접촉 영역;
    상기 드레인 영역 상에 형성된 드레인 접촉 영역; 및
    상기 웰 영역 상에 형성된 웰 접촉 영역
    을 더 포함하는 접합형 전계 효과 트랜지스터.
  9. 제8항에 있어서,
    상기 게이트 전극 영역의 상부면, 상기 소스 영역의 상부면, 상기 드레인 영역의 상부면 및 상기 웰 영역의 상부면 상에 배치된 실리사이드 층; 및
    상기 게이트 전극 영역의 하나 이상의 측벽 상에 배치된 유전체 재료로 형성된 스페이서 층
    을 더 포함하는 접합형 전계 효과 트랜지스터.
  10. 제8항에 있어서,
    상기 반도체 기판의 상부에 형성되고, 상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 전극 영역 및 상기 웰 접촉 영역 상에 배치된 유전체 층
    을 더 포함하고,
    상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 전극 영역 및 상기 웰 접촉 영역은 폴리실리콘 층으로 형성되고,
    상기 폴리실리콘 층은 실질적으로 평면이고,
    상기 폴리실리콘 층은 상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 전극 영역 및 상기 웰 접촉 영역을 형성하도록 패터닝 및 에칭되고,
    상기 유전체 층은 상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 전극 영역 및 상기 웰 접촉 영역에 대해 실질적으로 동일한 깊이를 갖는 접촉 홀들을 형성하도록 패터닝 및 에칭되는 접합형 전계 효과 트랜지스터.
  11. 제8항에 있어서,
    상기 소스 영역은 제1 소스 영역 및 제2 소스 영역을 포함하고,
    상기 제1 소스 영역은 상기 제2 소스 영역과 상기 채널 영역을 접속시키고,
    상기 제1 소스 영역의 불순물 농도는 상기 소스 접촉 영역과 무관한 도핑 단계에 의해 제어되고,
    상기 제2 소스 영역은 상기 소스 접촉 영역 아래에만 형성되고,
    상기 제2 소스 영역은 상기 채널 영역과 접촉하지 않고,
    상기 제2 소스 영역은 상기 소스 접촉 영역, 이온 주입 영역, 상기 소스 접촉 영역과 이온 주입 영역의 조합으로 구성된 그룹으로부터 선택된 소스로부터 도핑된 불순물 농도를 갖고,
    상기 드레인 영역은 제1 드레인 영역 및 제2 드레인 영역을 포함하고,
    상기 제1 드레인 영역은 상기 제2 드레인 영역과 상기 채널 영역을 접속시키고,
    상기 제1 드레인 영역의 불순물 농도는 상기 드레인 접촉 영역과 무관한 도핑 단계에 의해 제어되고,
    상기 제2 드레인 영역은 상기 드레인 접촉 영역 아래에만 형성되고,
    상기 제2 드레인 영역은 상기 채널 영역과 접촉하지 않고,
    상기 제2 드레인 영역은 상기 드레인 접촉 영역, 이온 주입 영역, 및 상기 드레인 접촉 영역과 이온 주입 영역의 조합으로 구성된 그룹으로부터 선택된 소스로부터 도핑된 불순물 농도를 갖는 접합형 전계 효과 트랜지스터.
  12. 제11항에 있어서, 상기 제2 소스 영역과 상기 채널 영역 간의 분리 간격은 상기 제2 드레인 영역과 상기 채널 영역 간의 분리 간격과 무관한 접합형 전계 효과 트랜지스터.
  13. MOS 트랜지스터로서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판 내에, 상기 반도체 기판의 표면에 인접하게 형성된 상기 제1 도전형과 반대인 제2 도전형의 웰 영역;
    상기 반도체 기판 내에, 상기 반도체 기판의 표면에 인접하게 유전체 재료로 형성된 절연 영역-상기 절연 영역은 상기 웰 영역을 둘러쌈-;
    상기 웰 영역 내에, 상기 반도체 기판의 표면에 인접하게 형성된 상기 제1 도전형의 제1 및 제2 비중첩 영역들-상기 제1 및 제2 영역들은 각각 상기 MOS 트랜 지스터의 소스 및 드레인 영역들을 형성함-;
    반도체 산화물 또는 질화된 산화물(nitrogenated oxide)로 형성되고, 상기 소스 및 드레인 영역들 사이의 반도체 기판 바로 위에 형성된 게이트 유전체 층;
    상기 게이트 유전체 층 상에 배치된 제1 부분, 상기 소스 및 드레인 영역들의 부분들 상에 배치된 제2 부분 및 상기 절연 영역의 부분들 상에 배치된 제3 부분을 포함하는 상기 제2 도전형의 게이트 영역;
    상기 소스 영역 상에 형성된 소스 접촉 영역;
    상기 드레인 영역 상에 형성된 드레인 접촉 영역; 및
    상기 웰 영역 상에 형성된 웰 접촉 영역
    을 포함하고,
    상기 소스 영역은 제1 소스 영역 및 제2 소스 영역을 포함하고,
    상기 제1 소스 영역은 상기 제2 소스 영역과 상기 게이트 유전체 층 바로 아래의 영역을 접속시키고,
    상기 제1 소스 영역의 불순물 농도는 상기 소스 접촉 영역과 무관한 도핑 단계에 의해 제어되고,
    상기 제2 소스 영역은 상기 소스 접촉 영역 아래에만 형성되고,
    상기 제2 소스 영역은 상기 게이트 유전체 층 바로 아래의 영역과 접촉하지 않고,
    상기 제2 소스 영역은 상기 소스 접촉 영역, 이온 주입 영역, 상기 소스 접촉 영역과 이온 주입 영역의 조합으로 구성된 그룹으로부터 선택된 소스로부터 도 핑된 불순물 농도를 갖고,
    상기 드레인 영역은 제1 드레인 영역 및 제2 드레인 영역을 포함하고,
    상기 제1 드레인 영역은 상기 제2 드레인 영역과 상기 게이트 유전체 층 바로 아래의 영역을 접속시키고,
    상기 제1 드레인 영역의 불순물 농도는 상기 드레인 접촉 영역과 무관한 도핑 단계에 의해 제어되고,
    상기 제2 드레인 영역은 상기 드레인 접촉 영역 아래에만 형성되고,
    상기 제2 드레인 영역은 상기 게이트 유전체 층 바로 아래의 영역과 접촉하지 않고,
    상기 제2 드레인 영역은 상기 드레인 접촉 영역, 이온 주입 영역, 및 상기 드레인 접촉 영역과 이온 주입 영역의 조합으로 구성된 그룹으로부터 선택된 소스로부터 도핑된 불순물 농도를 갖는 MOS 트랜지스터.
  14. 제13항에 있어서, 상기 제1 소스 영역과 상기 게이트 유전체 층 바로 아래의 영역 간의 분리 간격은 상기 제1 드레인 영역과 상기 게이트 유전체 층 바로 아래의 영역 간의 분리 간격과 무관한 MOS 트랜지스터.
  15. 제13항에 있어서, 상기 반도체 기판은 실리콘, 게르마늄, 실리콘 탄화물 및 실리콘-게르마늄-탄소 합금으로 구성된 그룹으로부터 선택된 재료를 포함하는 MOS 트랜지스터.
  16. 제13항에 있어서,
    상기 반도체 기판의 상부에 형성되고, 상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 영역 및 상기 웰 접촉 영역 상에 배치된 유전체 층
    을 더 포함하고,
    상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 영역 및 상기 웰 접촉 영역은 폴리실리콘 층으로 형성되고,
    상기 폴리실리콘 층은 실질적으로 평면이고,
    상기 폴리실리콘 층은 상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 영역 및 상기 웰 접촉 영역을 형성하도록 패터닝 및 에칭되고,
    상기 유전체 층은 상기 소스 접촉 영역, 상기 드레인 접촉 영역, 상기 게이트 영역 및 상기 웰 접촉 영역에 대해 실질적으로 동일한 깊이를 갖는 접촉 홀들을 형성하도록 패터닝 및 에칭되는 MOS 트랜지스터.
  17. 하나 이상의 소자를 포함하는 전자 회로로서,
    상기 전자 회로 내의 적어도 하나의 소자는 제1항의 접합형 전계 효과 트랜지스터를 포함하는 전자 회로.
  18. 제17항에 있어서, 상기 전자 회로 내의 적어도 하나의 소자는 MOS 트랜지스터를 포함하는 전자 회로.
  19. 제17항에 있어서, 상기 전자 회로 내의 적어도 하나의 소자는 바이폴라 트랜지스터를 포함하는 전자 회로.
  20. 하나 이상의 소자를 포함하는 전자 회로로서,
    상기 전자 회로 내의 적어도 하나의 소자는 제13항의 MOS 트랜지스터를 포함하는 전자 회로.
  21. 제20항에 있어서, 상기 전자 회로 내의 적어도 하나의 소자는 제1항의 접합형 전계 효과 트랜지스터를 포함하는 전자 회로.
  22. 제20항에 있어서, 상기 전자 회로 내의 적어도 하나의 소자는 바이폴라 트랜지스터를 포함하는 전자 회로.
  23. 하나 이상의 반도체 소자를 제조하는 방법으로서,
    제1 도전형의 반도체 기판에 하나 이상의 절연 영역을 형성하는 단계-상기 절연 영역은 유전체 재료로 채워짐-;
    상기 반도체 기판의 하나 이상의 영역을 도핑하여, 상기 제1 도전형의 하나 이상의 웰 영역 및 상기 제1 도전형과 반대인 제2 도전형의 하나 이상의 웰 영역을 형성하는 단계;
    상기 하나 이상의 웰 영역에 하나 이상의 채널 영역을 형성하는 단계-각각의 채널 영역은 대응하는 웰 영역의 도전형과 반대인 도전형을 가짐-;
    상기 반도체 기판 상에 제1 반도체 층을 피착하는 단계;
    각각의 웰 영역 위에서 선택적으로 상기 제1 반도체 층을 도핑하여, 하나 이상의 드레인 접촉 영역, 하나 이상의 소스 접촉 영역, 하나 이상의 게이트 전극 영역, 및 하나 이상의 웰 접촉 영역을 도핑하는 단계-각각의 드레인 및 소스 영역들은 대응하는 웰 영역의 도전형과 반대인 도전형으로 도핑되고, 각각의 게이트 전극 및 웰 접촉 영역들은 대응하는 웰 영역의 도전형으로 도핑됨-;
    상기 제1 반도체 층의 상부에 제1 유전체 층을 피착하여 블록킹 층을 형성하는 단계;
    하나 이상의 드레인 접촉 영역, 하나 이상의 소스 접촉 영역, 하나 이상의 게이트 전극 영역 및 하나 이상의 웰 접촉 영역을 형성하기 위해 상기 제1 반도체 층을 마스킹하고 에칭하는 단계;
    이온 주입에 의해 상기 하나 이상의 웰 영역에 하나 이상의 제1 소스 영역 및 하나 이상의 제1 드레인 영역을 형성하는 단계-각각의 제1 소스 영역은 소스 접촉 영역 바로 아래의 영역과 채널 영역 사이에 접속되고, 각각의 제1 드레인 영역은 드레인 접촉 영역 바로 아래의 영역과 채널 영역 사이에 접속되고, 각각의 제1 소스 영역 및 각각의 제1 드레인 영역은 대응하는 웰 영역의 도전형과 반대인 도전형으로 주입됨-;
    상기 제1 반도체 층 및 상기 제1 유전체 층을 갖는 상기 반도체 기판을 어닐 링하는 단계;
    평면을 형성하기 위해, 상기 마스킹 및 에칭 단계 동안 상기 제1 반도체 층에서 에칭된 영역들을 유전체 재료로 채우는 단계;
    상기 블록킹 층을 비선택적으로 제거하는 단계;
    상기 제1 반도체 층의 상부에 선택적으로 실리사이드를 형성하는 단계;
    상기 반도체 기판 상에 제2 유전체 층을 피착하고 에칭하여 접촉 홀들을 형성하는 단계; 및
    상호접속들을 형성하기 위해 상기 반도체 기판 상에 하나 이상의 금속층을 피착하고 에칭하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서,
    상기 어닐링 단계는
    각각의 게이트 전극 영역 아래에 게이트 영역을 형성하는 단계-상기 게이트 영역은 상기 게이트 전극 영역으로부터 도핑되는 불순물 농도를 가짐-;
    각각의 소스 접촉 영역 아래에 제2 소스 영역을 형성하는 단계-상기 제2 소스 영역은 상기 소스 접촉 영역으로부터 도핑되는 불순물 농도를 갖고, 상기 제2 소스 영역은 제1 소스 영역과 접속됨-; 및
    각각의 드레인 접촉 영역 아래에 제2 드레인 영역을 형성하는 단계-상기 제2 드레인 영역은 상기 드레인 접촉 영역으로부터 도핑되는 불순물 농도를 갖고, 상기 제2 드레인 영역은 제1 드레인 영역과 접속됨-
    를 포함하는 방법.
  25. 제24항에 있어서,
    상기 반도체 기판은 실리콘으로 이루어지고,
    상기 제1 반도체 층은 폴리실리콘으로 이루어지고,
    상기 제1 유전체 층은 실리콘 질화물로 이루어지는 방법.
  26. 제23항에 있어서,
    상기 하나 이상의 채널 영역을 형성하는 단계 후에,
    상기 반도체 기판의 상부에 게이트 유전체 층을 형성하고, MOS 트랜지스터를 형성하기 위해 소스 영역, 드레인 영역, 및 웰 영역 상의 상기 게이트 유전체 층을 선택적으로 제거하는 단계; 및
    접합형 전계 효과 트랜지스터를 형성하기 위해 채널 영역, 소스 영역, 드레인 영역 및 웰 영역 상의 게이트 유전체 층을 선택적으로 제거하는 단계
    를 더 포함하는 방법.
  27. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 네트-리스트를 포함하고,
    상기 전자 회로 내의 적어도 하나의 소자가 제1항의 접합형 전계 효과 트랜지스터를 포함하는 컴퓨터 판독 가능 매체.
  28. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 셀 라이브러리의 멤버를 포함하고,
    상기 전자 회로 내의 적어도 하나의 소자가 제1항의 접합형 전계 효과 트랜지스터를 포함하는 컴퓨터 판독 가능 매체.
  29. 제28항에 있어서, 상기 셀 라이브러리의 멤버는 타이밍, 전력 및 크기에 관한 정보를 포함하는 컴퓨터 판독 가능 매체.
  30. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 네트-리스트를 포함하고,
    상기 전자 회로 내의 적어도 하나의 소자가 제13항의 MOS 트랜지스터를 포함하는 컴퓨터 판독 가능 매체.
  31. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 셀 라이브러리의 멤버를 포함하고,
    상기 전자 회로 내의 적어도 하나의 소자가 제13항의 MOS 트랜지스터를 포함하는 컴퓨터 판독 가능 매체.
  32. 제31항에 있어서, 상기 셀 라이브러리의 멤버는 타이밍, 전력 및 크기에 관한 정보를 포함하는 컴퓨터 판독 가능 매체.
  33. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 상기 전자 회로의 물리적 레이아웃의 표현을 포함하고,
    상기 전자 회로 내의 적어도 하나의 소자가 제1항의 접합형 전계 효과 트랜지스터를 포함하는 컴퓨터 판독 가능 매체.
  34. 제33항에 있어서, 적어도 하나의 데이터 구조가 셀 라이브러리인 컴퓨터 판독 가능 매체.
  35. 제34항에 있어서, 상기 셀 라이브러리는 타이밍, 전력 및 크기에 관한 정보를 포함하는 컴퓨터 판독 가능 매체.
  36. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 상기 전자 회로의 물리적 레이아웃의 표현을 포함하고,
    상기 전자 회로 내의 적어도 하나의 소자가 제13항의 MOS 트랜지스터를 포함하는 컴퓨터 판독 가능 매체.
  37. 제36항에 있어서, 적어도 하나의 데이터 구조가 셀 라이브러리의 멤버인 컴퓨터 판독 가능 매체.
  38. 제37항에 있어서, 상기 셀 라이브러리는 타이밍, 전력 및 크기에 관한 정보를 포함하는 컴퓨터 판독 가능 매체.
  39. 전자 회로의 물리적 레이아웃을 표시하기 위한 전자 디스플레이로서,
    상기 전자 회로 내의 적어도 하나의 소자가 제1항의 접합형 전계 효과 트랜지스터를 포함하는 전자 디스플레이.
  40. 전자 회로의 물리적 레이아웃을 표시하기 위한 전자 디스플레이로서,
    상기 전자 회로 내의 적어도 하나의 소자가 제13항의 MOS 트랜지스터를 포함하는 전자 디스플레이.
  41. 전자 회로의 물리적 레이아웃을 생성하기 위한 물리적 설계 자동화 시스템으로서,
    상기 전자 회로 내의 적어도 하나의 소자가 제1항의 접합형 전계 효과 트랜지스터를 포함하는 물리적 설계 자동화 시스템.
  42. 전자 회로의 물리적 레이아웃을 생성하기 위한 물리적 설계 자동화 시스템으로서,
    상기 전자 회로 내의 적어도 하나의 소자가 제13항의 MOS 트랜지스터를 포함하는 물리적 설계 자동화 시스템.
  43. 제41항에 있어서, 적어도 하나의 접합형 전계 효과 트랜지스터가 외부 패드에 결합된 p웰 접촉 영역을 포함하는 nJFET인 물리적 설계 자동화 시스템.
  44. 제41항에 있어서, 적어도 하나의 접합형 전계 효과 트랜지스터가 외부 패드에 결합된 n웰 접촉 영역을 포함하는 pJFET인 물리적 설계 자동화 시스템.
  45. 제17항에 있어서,
    적어도 하나의 접합형 전계 효과 트랜지스터가 외부 패드에 결합된 p웰 접촉 영역을 포함하는 nJFET이고,
    바이어스 전압이 상기 외부 패드에 인가될 때, 누설 전류를 유발하는 제조 결함이 식별될 수 있는 전자 회로.
  46. 제17항에 있어서,
    적어도 하나의 접합형 전계 효과 트랜지스터가 외부 패드에 결합된 n웰 접촉 영역을 포함하는 pJFET이고,
    바이어스 전압이 상기 외부 패드에 인가될 때, 누설 전류를 유발하는 제조 결함이 식별될 수 있는 전자 회로.
  47. 전자 회로를 설계하는 방법으로서,
    상기 전자 회로 내에 적어도 하나의 nJFET 소자를 구비하는 단계;
    상기 전자 회로 내의 모든 nJFET에 결합된 외부 패드를 구비하는 단계
    를 포함하고,
    상기 전자 회로가 제조되고 상기 외부 패드에 바이어스 전압이 인가될 때, 누설 전류를 유발하는 제조 결함이 식별될 수 있는 방법.
  48. 전자 회로를 설계하는 방법으로서,
    상기 전자 회로 내에 적어도 하나의 pJFET 소자를 구비하는 단계;
    상기 전자 회로 내의 모든 pJFET에 결합된 외부 패드를 구비하는 단계
    를 포함하고,
    상기 전자 회로가 제조되고 상기 외부 패드에 바이어스 전압이 인가될 때, 누설 전류를 유발하는 제조 결함이 식별될 수 있는 방법.
  49. 전자 회로를 테스트하는 방법으로서,
    상기 전자 회로에서 적어도 하나의 pJFET 소자를 식별하는 단계;
    상기 전자 회로 내의 모든 pJFET에 결합된 외부 패드를 식별하는 단계;
    상기 외부 패드에 바이어스 전압을 인가하는 단계;
    누설 전류를 유발하는 제조 결함을 결정하는 단계
    를 포함하는 방법.
  50. 전자 회로를 테스트하는 방법으로서,
    상기 전자 회로에서 적어도 하나의 nJFET 소자를 식별하는 단계;
    상기 전자 회로 내의 모든 nJFET에 결합된 외부 패드를 식별하는 단계;
    상기 외부 패드에 바이어스 전압을 인가하는 단계;
    누설 전류를 유발하는 제조 결함을 결정하는 단계
    를 포함하는 방법.
  51. 제1 게이트 회로 및 제2 회로를 포함하는 감소된 용량의 접합형 전계 효과 트랜지스터로서,
    상기 제1 게이트 회로는 폴리실리콘 게이트 전극 영역 및 게이트 영역을 포 함하고,
    상기 게이트 영역은 상기 폴리실리콘 게이트 전극 영역에 근접하고,
    상기 게이트 영역은 상기 폴리실리콘 게이트 전극 영역으로부터 도핑되는 불순물 농도를 포함하는 접합형 전계 효과 트랜지스터.
  52. 소스, 드레인, 게이트, 소스 링크 영역 및 드레인 링크 영역을 포함하는 감소된 용량의 MOS 트랜지스터로서,
    상기 소스 링크 영역은 상기 소스와 상기 게이트 사이에 절연을 제공하고,
    상기 드레인 링크 영역은 상기 드레인과 상기 게이트 사이에 절연을 제공하고,
    상기 소스 링크 영역의 치수는 상기 드레인 링크 영역의 치수와 무관한 MOS 트랜지스터.
  53. 실리콘 또는 실리콘 합금들을 이용하여 제조된 적어도 하나의 nJFET 및 하나의 pJFET를 포함하는 전자 회로로서,
    Vdd를 상기 실리콘 또는 실리콘 합금들의 내부 전위(built-in potential)보다 작도록 제한함으로써 게이트 누설 전류를 제한하는 전자 회로.
  54. 제53항에 있어서, 최소 치수들이 70 나노미터 이하인 전자 회로.
  55. nJFET 및 pJFET를 포함하는 전자 회로로서,
    상기 nJFET의 드레인 단자가 상기 pJFET의 드레인 단자에 결합되고,
    상기 nJFET의 게이트 단자가 상기 pJFET의 게이트 단자에 결합되고,
    상기 nJFET 및 상기 pJFET가 상보 모드로 동작하는 전자 회로.
  56. 제1 회로 및 제2 회로를 포함하는 전자 회로로서,
    상기 제1 회로는 nJFET 및 pJFET를 포함하고,
    상기 nJFET는 인버터, NAND, NOR, 래치, 플립-플롭, 카운터, 멀티플렉서, 인코더, 디코더, 가산기, 승산기, 산술 논리 유닛, 프로그래머블 논리 셀, 메모리 셀, 마이크로 제어기, JPEG 디코더 및 MPEG 디코더로 구성된 리스트로부터 선택된 논리 게이트를 구현하기 위해 pJFET에 결합되는 전자 회로.
  57. 제56항에 있어서, 상기 제2 회로는 MOS 트랜지스터를 포함하는 전자 회로.
  58. 제56항에 있어서, 상기 제2 회로는 바이폴라 트랜지스터를 포함하는 전자 회로.
  59. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 네트-리스트를 포함하고,
    상기 전자 회로는 nJFET 및 pJFET를 포함하고,
    상기 nJFET의 드레인 단자가 상기 pJFET의 드레인 단자에 결합되고,
    상기 nJFET의 게이트 단자가 상기 pJFET의 게이트 단자에 결합되고,
    상기 nJFET 및 상기 pJFET가 상보 모드로 동작하는 컴퓨터 판독 가능 매체.
  60. 제59항에 있어서, 상기 전자 회로는 MOS 트랜지스터를 더 포함하는 컴퓨터 판독 가능 매체.
  61. 제59항에 있어서, 상기 전자 회로는 바이폴라 트랜지스터를 더 포함하는 컴퓨터 판독 가능 매체.
  62. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 셀 라이브러리의 멤버를 포함하고,
    상기 전자 회로는 nJFET 및 pJFET를 포함하고,
    상기 nJFET의 드레인 단자가 상기 pJFET의 드레인 단자에 결합되고,
    상기 nJFET의 게이트 단자가 상기 pJFET의 게이트 단자에 결합되고,
    상기 nJFET 및 상기 pJFET가 상보 모드로 동작하는 컴퓨터 판독 가능 매체.
  63. 제62항에 있어서, 상기 셀 라이브러리의 멤버는 타이밍, 전력 및 크기에 관 한 정보를 포함하는 컴퓨터 판독 가능 매체.
  64. 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하는 컴퓨터 판독 가능 매체로서,
    적어도 하나의 데이터 구조가 상기 전자 회로의 물리적 레이아웃의 표현을 포함하고,
    상기 전자 회로는 nJFET 및 pJFET를 포함하고,
    상기 nJFET의 드레인 단자가 상기 pJFET의 드레인 단자에 결합되고,
    상기 nJFET의 게이트 단자가 상기 pJFET의 게이트 단자에 결합되고,
    상기 nJFET 및 상기 pJFET가 상보 모드로 동작하는 컴퓨터 판독 가능 매체.
  65. 전자 회로의 물리적 레이아웃을 표시하기 위한 전자 디스플레이로서,
    상기 전자 회로는 nJFET 및 pJFET를 포함하고,
    상기 nJFET의 드레인 단자가 상기 pJFET의 드레인 단자에 결합되고,
    상기 nJFET의 게이트 단자가 상기 pJFET의 게이트 단자에 결합되고,
    상기 nJFET 및 상기 pJFET가 상보 모드로 동작하는 전자 디스플레이.
  66. 전자 회로의 물리적 레이아웃을 생성하기 위한 물리적 설계 자동화 시스템으로서,
    상기 전자 회로는 nJFET 및 pJFET를 포함하고,
    상기 nJFET의 드레인 단자가 상기 pJFET의 드레인 단자에 결합되고,
    상기 nJFET의 게이트 단자가 상기 pJFET의 게이트 단자에 결합되고,
    상기 nJFET 및 상기 pJFET가 상보 모드로 동작하는 물리적 설계 자동화 시스템.
  67. 전자 회로를 설계하는 방법으로서,
    상기 전자 회로 내에 적어도 하나의 nJFET 소자 및 하나의 pJFET 소자를 구비하는 단계;
    상기 nJFET의 드레인 단자를 상기 pJFET의 드레인 단자에 결합시키는 단계;
    상기 nJFET의 게이트 단자를 상기 pJFET의 게이트 단자에 결합시키는 단계-상기 nJFET 및 상기 pJFET는 상보 모드로 동작함-;
    상기 전자 회로 내의 적어도 하나의 네트에 결합된 적어도 하나의 외부 패드를 구비하는 단계
    를 포함하고,
    상기 전자 회로가 제조되고 상기 적어도 하나의 외부 패드에 바이어스 전압이 인가될 때, 누설 전류를 유발하는 제조 결합이 식별될 수 있는 방법.
  68. 제7항에 있어서, 상기 게이트 영역의 치수는 상기 게이트 접촉 영역의 최소 치수보다 작은 접합형 전계 효과 트랜지스터.
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