JP2527775B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果トランジスタ及びその製造方法
に関し、特にしきい値（Vth）の制御が可能なヘテロpn
接合FETの構造及びそのVth制御の方法に関するものであ
る。
に関し、特にしきい値（Vth）の制御が可能なヘテロpn
接合FETの構造及びそのVth制御の方法に関するものであ
る。
第３図はヘテロ接合FETの断面構造を示し、図におい
て１は半絶縁性GaAs基板、２は該基板１上にエピトキシ
ャル成長したｎ型GaAs層でFETの能動層となっている。
３は該ｎ型GaAs層２上に形成されたノンドープA1GaAs
層、４はその上に形成されたWSiなどの高融点メタルゲ
ート電極、5a、5bはそれぞれイオン注入により形成され
たソース、ドレインn+層、６、７は該ソース、ドレイン
n+層5a、5b上に設けられたソース電極、ドレイン電極で
あり、これらの電極はAuGe系合金などで構成されてい
る。また８は素子領域を分離するアイソレーション層で
ある。
て１は半絶縁性GaAs基板、２は該基板１上にエピトキシ
ャル成長したｎ型GaAs層でFETの能動層となっている。
３は該ｎ型GaAs層２上に形成されたノンドープA1GaAs
層、４はその上に形成されたWSiなどの高融点メタルゲ
ート電極、5a、5bはそれぞれイオン注入により形成され
たソース、ドレインn+層、６、７は該ソース、ドレイン
n+層5a、5b上に設けられたソース電極、ドレイン電極で
あり、これらの電極はAuGe系合金などで構成されてい
る。また８は素子領域を分離するアイソレーション層で
ある。
次に製造方法について説明する。
まず、半絶縁性GaAs基板１上にｎ型GaAs層２をエピタ
キシャル成長（以下エピ成長とも言う。）させてFETの
能動層を形成する。次に該ｎ型GaAs層２上にノンドープ
AlGaAs層３をエピタキシャル成長させる。その後該層３
上にWSiなどからなる高融点メタルゲート電極（以下WSi
ゲートと略記する。）４をスパッタ蒸着及びRIE（リア
クティブ イオン エッチング）を順次行なうことより
形成する。このときノンドープAlGaAs層３及びWSiゲー
ト４によって、MIS likeなゲート構造、つまりMIS構造
においてその絶縁層の代わりに該ノンドープ層３を用い
たようなゲート構造が形成される。
キシャル成長（以下エピ成長とも言う。）させてFETの
能動層を形成する。次に該ｎ型GaAs層２上にノンドープ
AlGaAs層３をエピタキシャル成長させる。その後該層３
上にWSiなどからなる高融点メタルゲート電極（以下WSi
ゲートと略記する。）４をスパッタ蒸着及びRIE（リア
クティブ イオン エッチング）を順次行なうことより
形成する。このときノンドープAlGaAs層３及びWSiゲー
ト４によって、MIS likeなゲート構造、つまりMIS構造
においてその絶縁層の代わりに該ノンドープ層３を用い
たようなゲート構造が形成される。
次に、WSiゲート４をマスクとしてSiをイオン注入し
て、ソース，ドレインn+層5a,5bを形成し、さらにソー
ス電極６、ドレイン電極７を蒸着リフトオフ法により形
成し、最後にアイソレーション層８を形成する。
て、ソース，ドレインn+層5a,5bを形成し、さらにソー
ス電極６、ドレイン電極７を蒸着リフトオフ法により形
成し、最後にアイソレーション層８を形成する。
このような装置ではMIS likeなゲート構造を採用して
おり能動層とゲート電極とが上記ノンドープ層３により
略絶縁されているので、ゲート電極に大きな振幅の信号
を入力でき、このため大きな論理振幅が得られる。ま
た、ソース・ドレインn+層5a、5bをWSiゲート４をマス
クとしてセルフアライン的にイオン注入によって形成し
ているので、ソース領域、ドレイン領域間の距離を小さ
くしてソース・シリーズ抵抗を下げることができ、高い
利得を得ることができる。
おり能動層とゲート電極とが上記ノンドープ層３により
略絶縁されているので、ゲート電極に大きな振幅の信号
を入力でき、このため大きな論理振幅が得られる。ま
た、ソース・ドレインn+層5a、5bをWSiゲート４をマス
クとしてセルフアライン的にイオン注入によって形成し
ているので、ソース領域、ドレイン領域間の距離を小さ
くしてソース・シリーズ抵抗を下げることができ、高い
利得を得ることができる。
ところが、このような従来の装置では、エピ成長層で
あるｎ型のGaAs層２の層厚及び濃度によりFETのVthが以
下に示す関係式（Ｘ）によって決ってしまう。
あるｎ型のGaAs層２の層厚及び濃度によりFETのVthが以
下に示す関係式（Ｘ）によって決ってしまう。
Vth＝qNo a2/2ε …（Ｘ） ここで、Vthはしきい値電圧、ｑは電子電荷、Noは濃
度、ａは層厚、εはGaAsの誘電率である。
度、ａは層厚、εはGaAsの誘電率である。
このため、ウエハ面内で、異なるVthを持つFETを得る
ことができず、ICなどを形成する場合含めて不利であっ
た。
ことができず、ICなどを形成する場合含めて不利であっ
た。
また、ゲート構造としてMIS likeな構造を採用してい
るが、これを構成するノンドープAlGaAs層３では高い抵
抗を得ることができず、そのためゲートのリーク電流が
問題となっている。
るが、これを構成するノンドープAlGaAs層３では高い抵
抗を得ることができず、そのためゲートのリーク電流が
問題となっている。
またICを形成する場合アイソレーション層８が必要で
あるが、このアイソレーション層８はノンドープ層３表
面からｎ型GaAs層２を経て基板１までエッチングする
か、あるいはシリコン等のｎ型の不純物をイオン注入す
るかによって形成しなければならず、ノンドープAlGaAs
層３及びｎ型GaAs層２の両方の厚み分のエッチングある
いは注入層の深さが必要となり、アイソレーション層の
形成における問題もあった。
あるが、このアイソレーション層８はノンドープ層３表
面からｎ型GaAs層２を経て基板１までエッチングする
か、あるいはシリコン等のｎ型の不純物をイオン注入す
るかによって形成しなければならず、ノンドープAlGaAs
層３及びｎ型GaAs層２の両方の厚み分のエッチングある
いは注入層の深さが必要となり、アイソレーション層の
形成における問題もあった。
この発明は上記のような問題点を解消するためになさ
れたもので、１つのウエハ内で素子のしきい値（Vth）
をある程度自由に決めることができ、しかもゲートのリ
ーク電流を小さく、かつアイソレーション領域の深さを
浅くできる電界効果トランジスタ及びその製造方法を得
ることを目的とする。
れたもので、１つのウエハ内で素子のしきい値（Vth）
をある程度自由に決めることができ、しかもゲートのリ
ーク電流を小さく、かつアイソレーション領域の深さを
浅くできる電界効果トランジスタ及びその製造方法を得
ることを目的とする。
本願の第１の発明に係る電界効果トランジスタは、同
一の半絶縁性基板上に形成された複数のヘテロpn接合を
有する電界効果トランジスタであって、上記複数の電界
効果トランジスタの各々が、上記半絶縁性基板の上記電
界効果トランジスタが形成される所定の表面領域にイオ
ン注入により選択的に形成された第１導電型能動層と、
上記半絶縁性基板上全面に形成され、該基板の構成材料
よりバンドギャップが大きい材料からなる第２導電型半
導体層と、該第２導電型半導体層表面の第１導電型能動
層に位置する部分の一部に形成されたゲート電極と、そ
れぞれ該ゲート電極の両側において上記第２導電型半導
体層表面から第１導電型能動層に達するように形成され
た第１型導電型ソース、ドレイン層とを備え、かつ、上
記複数の電界効果トランジスタとうちの特定の電界効果
トランジスタの上記第１導電型能動層が、他の特定の電
界効果トランジスタの上記第１導電型能動層を形成する
ための上記イオン注入と異なる条件のイオン注入により
形成されたものであり、上記特定の電界効果トランジス
タのしきい値が、上記他の特定の電界効果トランジスタ
のしきい値と異なる構成としたものである。
一の半絶縁性基板上に形成された複数のヘテロpn接合を
有する電界効果トランジスタであって、上記複数の電界
効果トランジスタの各々が、上記半絶縁性基板の上記電
界効果トランジスタが形成される所定の表面領域にイオ
ン注入により選択的に形成された第１導電型能動層と、
上記半絶縁性基板上全面に形成され、該基板の構成材料
よりバンドギャップが大きい材料からなる第２導電型半
導体層と、該第２導電型半導体層表面の第１導電型能動
層に位置する部分の一部に形成されたゲート電極と、そ
れぞれ該ゲート電極の両側において上記第２導電型半導
体層表面から第１導電型能動層に達するように形成され
た第１型導電型ソース、ドレイン層とを備え、かつ、上
記複数の電界効果トランジスタとうちの特定の電界効果
トランジスタの上記第１導電型能動層が、他の特定の電
界効果トランジスタの上記第１導電型能動層を形成する
ための上記イオン注入と異なる条件のイオン注入により
形成されたものであり、上記特定の電界効果トランジス
タのしきい値が、上記他の特定の電界効果トランジスタ
のしきい値と異なる構成としたものである。
本願の第２の発明に係る電界効果トランジスタの製造
方法は、半絶縁性GaAs基板上に薄層のｐ型AlGaAsをエピ
成長させ、その後該ｐ型AlGaAsを通して、ｎ型不純物を
半絶縁性GaAs基板中に注入してFETの能動層を形成する
ようにしたものである。
方法は、半絶縁性GaAs基板上に薄層のｐ型AlGaAsをエピ
成長させ、その後該ｐ型AlGaAsを通して、ｎ型不純物を
半絶縁性GaAs基板中に注入してFETの能動層を形成する
ようにしたものである。
この発明においては、ゲート構造がヘテロpn接合であ
るので、ゲートのリーク電流を低減することができ、さ
らにこのゲート構造にはエピ層であるｎ型GaAs層がない
ため、アイソレーションは最上層のＰ型AlGaAs層につい
てだけ施せばよく、エッチング及び注入の深さを浅くで
きる。さらに、本願発明では、同一の半絶縁性基板上の
に形成された複数のヘテロpn接合を有する電界効果トラ
ンジスタであって、上記複数の電界効果トランジスタの
各々が、上記半絶縁性基板の上記電界効果トランジスタ
が形成される所定の表面領域にイオン注入により選択的
に形成された第１導電型能動層と、上記半絶縁性基板上
全面に形成され、該基板の構成材料よりバンドギャップ
が大きい材料からなる第２導電型半導体層と、該第２導
電型半導体層表面の第１導電型能動層上に位置する部分
の一部に形成されたゲート電極と、それぞれ該ゲート電
極の両側において上記第２導電型半導体層表面から第１
導電型能動層に達するように形成された第１型導電型ソ
ース、ドレイン層とを備え、かつ、上記複数の電界効果
トランジスタとうちの特定の電界効果トランジスタの上
記第１導電型能動層が、他の特定の電界効果トランジス
タの上記第１導電型能動層を形成するための上記イオン
注入と異なる条件のイオン注入により形成されたもので
あり、上記特定の電界効果トランジスタのしきい値と異
なる構成としたので、IC化の際に有利な構造ののすなわ
ち、上記第１導電型能動層を形成するイオン注入の条件
を変えることによって、容易に個々のFETのVthを各々独
立に制御することができる電界効果トランジスタを実現
できる。
るので、ゲートのリーク電流を低減することができ、さ
らにこのゲート構造にはエピ層であるｎ型GaAs層がない
ため、アイソレーションは最上層のＰ型AlGaAs層につい
てだけ施せばよく、エッチング及び注入の深さを浅くで
きる。さらに、本願発明では、同一の半絶縁性基板上の
に形成された複数のヘテロpn接合を有する電界効果トラ
ンジスタであって、上記複数の電界効果トランジスタの
各々が、上記半絶縁性基板の上記電界効果トランジスタ
が形成される所定の表面領域にイオン注入により選択的
に形成された第１導電型能動層と、上記半絶縁性基板上
全面に形成され、該基板の構成材料よりバンドギャップ
が大きい材料からなる第２導電型半導体層と、該第２導
電型半導体層表面の第１導電型能動層上に位置する部分
の一部に形成されたゲート電極と、それぞれ該ゲート電
極の両側において上記第２導電型半導体層表面から第１
導電型能動層に達するように形成された第１型導電型ソ
ース、ドレイン層とを備え、かつ、上記複数の電界効果
トランジスタとうちの特定の電界効果トランジスタの上
記第１導電型能動層が、他の特定の電界効果トランジス
タの上記第１導電型能動層を形成するための上記イオン
注入と異なる条件のイオン注入により形成されたもので
あり、上記特定の電界効果トランジスタのしきい値と異
なる構成としたので、IC化の際に有利な構造ののすなわ
ち、上記第１導電型能動層を形成するイオン注入の条件
を変えることによって、容易に個々のFETのVthを各々独
立に制御することができる電界効果トランジスタを実現
できる。
また、半絶縁性GaAsの基板上にｐ型AlGaAs層をエピ成
長し、その表面から該ｐ型AlGaAs層を通してこの層の導
電型を反転しない程度にｎ型不純物を選択イオン注入
し、FETの能動層を形成するようにしたから、そのドー
ズ量あるいはイオンの加速エネルギーを変えることによ
り、FETのVthをある程度自由に決めることができる。
長し、その表面から該ｐ型AlGaAs層を通してこの層の導
電型を反転しない程度にｎ型不純物を選択イオン注入
し、FETの能動層を形成するようにしたから、そのドー
ズ量あるいはイオンの加速エネルギーを変えることによ
り、FETのVthをある程度自由に決めることができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例によるヘテ
ロpn接合FETの各主要工程における断面構造を示し、図
において21は半絶縁GaAs基板、22は該基板１上に形成さ
れたｐ型AlGaAs層、23は該層22表面からの選択イオン注
入によって上記基板21表面部に形成されたｎ型GaAs層
で、これはFETの能動層となっている。24は上記ｐ型AlG
aAs層３上に設けられた、WSiなどからなる高融点メタル
ゲート電極、25a,25bはイオン注入により形成されたソ
ース，ドレインn+層、26,27はそれぞれソース電極，ド
レイン電極で、AuGe系合金で形成されている。28は素子
を分離するアイソレーション層である。
ロpn接合FETの各主要工程における断面構造を示し、図
において21は半絶縁GaAs基板、22は該基板１上に形成さ
れたｐ型AlGaAs層、23は該層22表面からの選択イオン注
入によって上記基板21表面部に形成されたｎ型GaAs層
で、これはFETの能動層となっている。24は上記ｐ型AlG
aAs層３上に設けられた、WSiなどからなる高融点メタル
ゲート電極、25a,25bはイオン注入により形成されたソ
ース，ドレインn+層、26,27はそれぞれソース電極，ド
レイン電極で、AuGe系合金で形成されている。28は素子
を分離するアイソレーション層である。
次に製造方法について説明する。
まず、半絶縁性GaAs基板21上に濃度５×1017〜５×10
18/cm3程度のｐ型AlGaAs層22aを厚さ100〜1000Å程度エ
ピタキシャル成長し、その後所定のマスクを用いてｎ型
AlGaAs22aを通して不純物Be+のイオン注入を加速電圧50
0KeV〜200KeV、ドーズ量1012〜５×1013/cm3の条件で行
なうことにより、ｐ型不純物拡散領域22bを形成し（第
１図（ａ））、さらに該マスクを用いてｎ型不純物（例
えばSi）を注入して、FETの能動層となるｎ型GaAs層23
を形成する。このイオン注入はその注入量をｐ型AlGaAs
22aがｎ型に反転しない条件、例えば加速電圧50KeV〜20
0KeV、ドーズ量1012〜５×1013/cm3の条件で自由に設定
して行なう。
18/cm3程度のｐ型AlGaAs層22aを厚さ100〜1000Å程度エ
ピタキシャル成長し、その後所定のマスクを用いてｎ型
AlGaAs22aを通して不純物Be+のイオン注入を加速電圧50
0KeV〜200KeV、ドーズ量1012〜５×1013/cm3の条件で行
なうことにより、ｐ型不純物拡散領域22bを形成し（第
１図（ａ））、さらに該マスクを用いてｎ型不純物（例
えばSi）を注入して、FETの能動層となるｎ型GaAs層23
を形成する。このイオン注入はその注入量をｐ型AlGaAs
22aがｎ型に反転しない条件、例えば加速電圧50KeV〜20
0KeV、ドーズ量1012〜５×1013/cm3の条件で自由に設定
して行なう。
次に、WSiゲート24を形成し、これをマスクとしてｎ
型不純物のSiを加速電圧50KeV〜300KeV、ドーズ量1013
〜５×1014/cm3の条件でイオン注入し、今度はｐ型AlGa
As層22aをｎ型に反転して、ソース・ドレイン領域を形
成する（第１図（ｃ））。その後ソース電極26及びドレ
イン電極27を形成し、アイソレーション層28を形成す
る。
型不純物のSiを加速電圧50KeV〜300KeV、ドーズ量1013
〜５×1014/cm3の条件でイオン注入し、今度はｐ型AlGa
As層22aをｎ型に反転して、ソース・ドレイン領域を形
成する（第１図（ｃ））。その後ソース電極26及びドレ
イン電極27を形成し、アイソレーション層28を形成す
る。
このアイソレーション層28はシリコン等のｎ型の不純
物を加速電圧50KeV〜100KeV、ドーズ量1013〜1014/cm3
の条件で、またはｎ型の不純物B+を加速電圧30KeV〜100
KeV、ドーズ量1013〜1016/cm3の条件で打ち込んだ半導
体拡散分離層であっても、あるいは分離溝に酸化膜等を
埋め込んだ溝形分離層であってもよい。
物を加速電圧50KeV〜100KeV、ドーズ量1013〜1014/cm3
の条件で、またはｎ型の不純物B+を加速電圧30KeV〜100
KeV、ドーズ量1013〜1016/cm3の条件で打ち込んだ半導
体拡散分離層であっても、あるいは分離溝に酸化膜等を
埋め込んだ溝形分離層であってもよい。
このように本実施例の製造方法では、半絶縁性GaAs基
板21上にｐ型AlGaAs層22aをエピタキシャル成長した
後、ｐ型AlGaAs22aを通して、ｎ型不純物（例えばSi）
を選択的に注入して、FETの能動層となるｎ型GaAs層23
を形成するため、高利得、大きな論理振幅の得られるVt
h制御可能なヘテロpn接合FETを実現できる。またこのよ
うな方法により拡散抵抗素子を形成することもでき、こ
の場合は最初からゲートを形成する必要はない。
板21上にｐ型AlGaAs層22aをエピタキシャル成長した
後、ｐ型AlGaAs22aを通して、ｎ型不純物（例えばSi）
を選択的に注入して、FETの能動層となるｎ型GaAs層23
を形成するため、高利得、大きな論理振幅の得られるVt
h制御可能なヘテロpn接合FETを実現できる。またこのよ
うな方法により拡散抵抗素子を形成することもでき、こ
の場合は最初からゲートを形成する必要はない。
またこのような選択イオン注入をそのドーズ量やイオ
ン加速エネルギーを変えて何度か行なうことにより、異
なるVthを持つヘテロpn接合FET、及び異なる抵抗値を持
つ複数の抵抗素子を得ることができ、これらのFET及び
抵抗素子を用いればICを構成することが容易であり、さ
らにこのようなFETでは高利得、大きな論理振幅が得ら
えるので、高速化及びノイズマジーンの増大を図ること
ができる。
ン加速エネルギーを変えて何度か行なうことにより、異
なるVthを持つヘテロpn接合FET、及び異なる抵抗値を持
つ複数の抵抗素子を得ることができ、これらのFET及び
抵抗素子を用いればICを構成することが容易であり、さ
らにこのようなFETでは高利得、大きな論理振幅が得ら
えるので、高速化及びノイズマジーンの増大を図ること
ができる。
またWSiゲート24をマスクとしてｎ型不純物のSiをイ
オン注入してソース，ドレイン層25a,25bを形成するよ
うにしたので、ソース・ドレイン間距離を小さくでき、
この結果ソース・ジリーズ抵抗を低減することができ
る。
オン注入してソース，ドレイン層25a,25bを形成するよ
うにしたので、ソース・ドレイン間距離を小さくでき、
この結果ソース・ジリーズ抵抗を低減することができ
る。
また本実施例装置では半絶縁性GaAs基板のソース・ド
ルインn+層間にｐ型拡散層が存在するため、ゲート長を
小さくしてもリーク電流は生ずることはなく、集積化に
有利である。またゲート構造にはｐ型AlGaAs層22aとイ
オン注入で形成されたｎ型GaAs層23によってヘテロpn接
合が形成されており、この接合では第５図に示す抵抗の
あまり高くないノンドープAlGaAs層３とｎ型GaAsエピ層
２によるMIS likeな接合とは異なり、、ノンドープ層３
からゲート電極に流れ込むリーク電流を減少させること
ができる。
ルインn+層間にｐ型拡散層が存在するため、ゲート長を
小さくしてもリーク電流は生ずることはなく、集積化に
有利である。またゲート構造にはｐ型AlGaAs層22aとイ
オン注入で形成されたｎ型GaAs層23によってヘテロpn接
合が形成されており、この接合では第５図に示す抵抗の
あまり高くないノンドープAlGaAs層３とｎ型GaAsエピ層
２によるMIS likeな接合とは異なり、、ノンドープ層３
からゲート電極に流れ込むリーク電流を減少させること
ができる。
さらに半絶縁性GaAs基板上にはｐ型AlGaAs層が１層し
かないので、アイソレーション層28は最表面の薄いｐ型
AlGaAs層22にだけ形成すればよく、アイソレーション層
28を浅くすることができ、あまり層厚を厚くできない半
導体拡散分離層では、特に有効であり、IC化の際に有利
なFET構造である。
かないので、アイソレーション層28は最表面の薄いｐ型
AlGaAs層22にだけ形成すればよく、アイソレーション層
28を浅くすることができ、あまり層厚を厚くできない半
導体拡散分離層では、特に有効であり、IC化の際に有利
なFET構造である。
なお、上記実施例ではｐ型半導体拡散領域22bを有す
るものについて述べたが、これはなくてもよく、第２図
はこの場合のFETの断面構造を示し、この構造のFETでは
第１図に示すものほどゲート長を短くすることはできな
いが、これ以外は上記実施例と同様の効果を奏する。
るものについて述べたが、これはなくてもよく、第２図
はこの場合のFETの断面構造を示し、この構造のFETでは
第１図に示すものほどゲート長を短くすることはできな
いが、これ以外は上記実施例と同様の効果を奏する。
また上記各実施例では、半絶縁性基板として、GaAs基
板を用いたが、他の半導体基板を用いてもよい。またｐ
型AlGaAs層はAlGaAs以外の半導体エピ層、例えばInGaA
s、InGaAsPエピ層であってもよい。さらに能動層として
ｎ型半導体層を、エピタキシャル成長層としてｐ型半導
体層を用いたが、これは能動力をｐ型、エピタキシャル
成長層をｎ型としてもよい。またゲート電極にWSi以外
の金属を、ソース・ドレイン電極にAuGe系合金以外の金
属を用いてもよい。
板を用いたが、他の半導体基板を用いてもよい。またｐ
型AlGaAs層はAlGaAs以外の半導体エピ層、例えばInGaA
s、InGaAsPエピ層であってもよい。さらに能動層として
ｎ型半導体層を、エピタキシャル成長層としてｐ型半導
体層を用いたが、これは能動力をｐ型、エピタキシャル
成長層をｎ型としてもよい。またゲート電極にWSi以外
の金属を、ソース・ドレイン電極にAuGe系合金以外の金
属を用いてもよい。
以上のように、この発明によれば、同一の半絶縁性Ga
As基板上に形成された複数のヘテロpn接合を有する電界
効果トランジスタであって、上記複数の電界効果トラン
ジスタの各々が、上記半絶縁性基板の上記電界効果トラ
ンジスタが形成される所定の表面領域にイオン注入によ
り選択的に形成された第１導電型能動層と、上記半絶縁
性基板上全面に形成されたｐ型AlGaAsエピタキシャル成
長層と、該ｐ形AlGaAsエピタキシャル成長層表面の第１
導電型能動層上に位置する部分の一部に形成されたゲー
ト電極と、それぞれ該ゲート電極の両側において上記ｐ
形AlGaAsエピタキシャル成長層表面から第１導電型能動
層に達するように形成された第１電型ソース、ドレイン
層とを備え、かつ、上記複数の電界効果トランジスタの
うち特定の電界効果トランジスタの上記第１導電型能動
層が、他の特定の電界効果トランジスタの上記第１導電
型能動層を形成するための上記イオン注入と異なる条件
のイオン注入により形成されたものであり、上記特定の
電界効果トランジスタのしきい値が、上記他の特定の電
界効果トランジスタのしきい値と異なる構成としたの
で、高利得及び大きな論理振幅を得ることができ、しか
もIC化の際に有利な構造の、Vth制御可能なヘテロpn接
合FETを実現することができ、このためこのFETを用いて
ICを容易に構成することができるだけでなく、ICの高速
化、及びノイズマージンの増大を図ることができる効果
がある。
As基板上に形成された複数のヘテロpn接合を有する電界
効果トランジスタであって、上記複数の電界効果トラン
ジスタの各々が、上記半絶縁性基板の上記電界効果トラ
ンジスタが形成される所定の表面領域にイオン注入によ
り選択的に形成された第１導電型能動層と、上記半絶縁
性基板上全面に形成されたｐ型AlGaAsエピタキシャル成
長層と、該ｐ形AlGaAsエピタキシャル成長層表面の第１
導電型能動層上に位置する部分の一部に形成されたゲー
ト電極と、それぞれ該ゲート電極の両側において上記ｐ
形AlGaAsエピタキシャル成長層表面から第１導電型能動
層に達するように形成された第１電型ソース、ドレイン
層とを備え、かつ、上記複数の電界効果トランジスタの
うち特定の電界効果トランジスタの上記第１導電型能動
層が、他の特定の電界効果トランジスタの上記第１導電
型能動層を形成するための上記イオン注入と異なる条件
のイオン注入により形成されたものであり、上記特定の
電界効果トランジスタのしきい値が、上記他の特定の電
界効果トランジスタのしきい値と異なる構成としたの
で、高利得及び大きな論理振幅を得ることができ、しか
もIC化の際に有利な構造の、Vth制御可能なヘテロpn接
合FETを実現することができ、このためこのFETを用いて
ICを容易に構成することができるだけでなく、ICの高速
化、及びノイズマージンの増大を図ることができる効果
がある。
第１図は本発明の一実施例によるヘテロpn接合FETの各
主要工程における断面構造を示す図、第２図は本発明の
他の実施例によるヘテロpn接合FETの断面構造を示す
図、第３図は従来のヘテロpn接合FETの断面構造図であ
る。 21……半絶縁性GaAs基板、22a……ｐ型AlGaAs層、22b…
…ｐ型半導体拡散領域、23……ｎ型GaAs層、24……高融
点メタルゲート電極、25a,25b……ソース，ドレインn+
層、26……ソース電極、27……ドレイン電極、28……ア
イソレーション層。 なお、図中同一符号は同一または相当部分を示す。
主要工程における断面構造を示す図、第２図は本発明の
他の実施例によるヘテロpn接合FETの断面構造を示す
図、第３図は従来のヘテロpn接合FETの断面構造図であ
る。 21……半絶縁性GaAs基板、22a……ｐ型AlGaAs層、22b…
…ｐ型半導体拡散領域、23……ｎ型GaAs層、24……高融
点メタルゲート電極、25a,25b……ソース，ドレインn+
層、26……ソース電極、27……ドレイン電極、28……ア
イソレーション層。 なお、図中同一符号は同一または相当部分を示す。
Claims (7)
- 【請求項１】同一の半絶縁性基板上に形成された複数の
ヘテロpn接合を有する電界効果トランジスタであって、 上記複数の電界効果トランジスタの各々が、 上記半絶縁性基板の上記電界効果トランジスタが形成さ
れる所定の表面領域にイオン注入により選択的に形成さ
れた第１導電型能動層と、 上記半絶縁性基板上全面に形成され、該基板の構成材料
よりバンドギャップが大きい材料からなる第２導電型半
導体層と、 該第２導電型半導体層表面の第１導電型能動層に位置す
る部分の一部に形成されたゲート電極と、 それぞれ該ゲート電極の両側において上記第２導電型半
導体層表面から第１導電型能動層に達するよう形成され
た第１導電型ソース、ドレイン層とを備え、 かつ、上記複数の電界効果トランジスタのうちの特定の
電界効果トランジスタの上記第１導電型能動層が、他の
特定の電界効果トランジスタの上記第１導電型能動層を
形成するための上記イオン注入と異なる条件のイオン注
入により形成されたものであり、上記特定の電界効果ト
ランジスタのしきい値が、上記他の特定の電界効果トラ
ンジスタのしきい値と異なることを特徴とする電界効果
トランジスタ。 - 【請求項２】上記第２導電型半導体層のソース、ドレイ
ン層は該第２導電型半導体層のゲート電極の下側の部分
により電気的に分離されていることを特徴とする特許請
求の範囲第１項記載の電界効果トランジスタ。 - 【請求項３】上記半絶縁性基板は半絶縁GaAs基板または
InP基板であり、上記第２導電型半導体層はｐ型AlGaAs
層、ｐ型InGaAs層、あるいはｐ型InGaAsP層であること
を特徴とする特許請求の範囲第１項または第２項記載の
電界効果トランジスタ。 - 【請求項４】ヘテロpn接合を有する電界効果トランジス
タをそのしきい値を制御して製造する方法であって、 半絶縁性GaAs基板上に薄層のｐ型AlGaAs層をエピタキシ
ャル成長させる第１の工程、 該ｐ型AlGaAsを通して、この層をｎ型に反転しない程度
にｎ型不純物を選択的にイオン注入して、半絶縁性GaAs
基板の表面領域にｎ型能動層を形成する第２工程、 その後ゲート電極及びソース、ドレイン領域を形成する
第３の工程を含むことを特徴とする電界効果トランジス
タの製造方法。 - 【請求項５】上記第２の工程は上記イオン注入を上記基
板の各トランジスタ領域及び抵抗領域でそのドーズ量及
びイオンの加速エネルギーを変えて行なうことにより、
該基板上に異なるしきい値を持つ複数のトランジスタ及
び異なる抵抗値を持つ複数の抵抗素子を形成する工程で
あることを特徴とする特許請求の範囲第４項記載の電界
効果トランジスタの製造方法。 - 【請求項６】上記第２の工程は所定のマスクを用いて上
記ｐ型AlGaAs層を通して選択的にｐ型不純物をイオン注
入してｐ型不純物拡散領域を形成する工程と、上記マス
クを用いて上記ｐ型AlGaAs層をｎ型に反転しない程度に
ｎ型不純物を選択的にイオン注入して、半絶縁性GaAs基
板の表面領域にｎ型能動層を形成すにる工程とを含むも
のであることを特徴とする特許請求の範囲第４項または
第５項記載の電界効果トランジスタの製造方法。 - 【請求項７】上記第３の工程は上記ｐ型AlGaAs層上の上
記ｎ型能動層上に対応する部分にゲート電極を形成する
工程と、該ゲート電極をマスクとしてイオン注入を行っ
てソース、ドレイン領域を形成する工程とを含むもので
あることを特徴とする特許請求の範囲第４項ないし第６
項のいずれかに記載の電界効果トランジスタの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335887A JP2527775B2 (ja) | 1987-12-28 | 1987-12-28 | 電界効果トランジスタ及びその製造方法 |
| US07/289,390 US5101245A (en) | 1987-12-28 | 1988-12-22 | Field effect transistor and method for making same |
| US07/828,374 US5192700A (en) | 1987-12-28 | 1992-01-30 | Method of making field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335887A JP2527775B2 (ja) | 1987-12-28 | 1987-12-28 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175265A JPH01175265A (ja) | 1989-07-11 |
| JP2527775B2 true JP2527775B2 (ja) | 1996-08-28 |
Family
ID=18293485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62335887A Expired - Lifetime JP2527775B2 (ja) | 1987-12-28 | 1987-12-28 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5101245A (ja) |
| JP (1) | JP2527775B2 (ja) |
Families Citing this family (12)
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| JP2746482B2 (ja) * | 1991-02-14 | 1998-05-06 | 三菱電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
| US5365477A (en) * | 1992-06-16 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Dynamic random access memory device |
| US5369043A (en) * | 1992-12-25 | 1994-11-29 | Nippon Telegraph And Telephone Corporation | Semiconductor circuit device and method for production thereof |
| US5448085A (en) * | 1993-04-05 | 1995-09-05 | The United States Of America As Represented By The Secretary Of The Air Force | Limited current density field effect transistor with buried source and drain |
| US5495180A (en) * | 1994-02-04 | 1996-02-27 | The United States Of America As Represented By The Secretary Of The Air Force | DC biasing and AC loading of high gain frequency transistors |
| US5429963A (en) * | 1994-04-25 | 1995-07-04 | The United States Of America As Represented By The Secretary Of The Air Force | Twin-tub complementary heterostructure field effect transistor fab process |
| SE9901440A0 (en) | 1999-04-22 | 2000-10-23 | Ind Mikroelektronik Centrum Ab | A field effect transistor of SiC for high temperature application, use of such a transistor and a method for production thereof |
| US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
| JP4985757B2 (ja) * | 2009-12-25 | 2012-07-25 | 株式会社デンソー | 炭化珪素半導体装置 |
| US8941123B2 (en) * | 2013-05-30 | 2015-01-27 | International Business Machines Corporation | Local interconnects by metal-III-V alloy wiring in semi-insulating III-V substrates |
| JP6344718B2 (ja) * | 2014-08-06 | 2018-06-20 | 株式会社タムラ製作所 | 結晶積層構造体及び半導体素子 |
| WO2017019981A1 (en) * | 2015-07-30 | 2017-02-02 | Circuit Seed, Llc | Reference generator and current source transistor based on complementary current field-effect transistor devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4434013A (en) * | 1980-02-19 | 1984-02-28 | Xerox Corporation | Method of making a self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain |
| US4590502A (en) * | 1983-03-07 | 1986-05-20 | University Of Illinois | Camel gate field effect transistor device |
| US4662058A (en) * | 1984-11-05 | 1987-05-05 | Honeywell Inc. | Self-aligned gate process for ICS based on modulation doped (Al,Ga) As/GaAs FETs |
| JP2604349B2 (ja) * | 1984-12-12 | 1997-04-30 | 日本電気株式会社 | 半導体装置 |
| JPS61170071A (ja) * | 1985-01-23 | 1986-07-31 | Sony Corp | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
| JPS62262467A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | 電界効果トランジスタ |
| JPS62293779A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
-
1987
- 1987-12-28 JP JP62335887A patent/JP2527775B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-22 US US07/289,390 patent/US5101245A/en not_active Expired - Fee Related
-
1992
- 1992-01-30 US US07/828,374 patent/US5192700A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175265A (ja) | 1989-07-11 |
| US5192700A (en) | 1993-03-09 |
| US5101245A (en) | 1992-03-31 |
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