CN113098493B - 逻辑门电路结构 - Google Patents

Abstract

本发明提供一种逻辑门电路结构，涉及集成电路领域，旨在解决相关技术中集成电路的特征尺寸较大，且集成电路性能较差的问题。本发明的逻辑门电路结构设置于衬底上，包括：供电线、接地线、输入线、晶体管和输出线；在沿着远离衬底的方向上，接地线设置于衬底上，晶体管设置于接地线的上方，供电线设置于晶体管的上方；输入线和输出线均位于晶体管的上方。晶体管的沟道包括P型沟道和N型沟道，晶体管的源极和漏极形成于P型沟道的源极区和漏极区和N型沟道的源极区和漏极区。本发明能够有效降低逻辑门电路结构的特征尺寸，从而提高该逻辑门电路结构的集成度，优化具有该逻辑门电路结构的集成电路的工作性能。

Description

逻辑门电路结构

技术领域

本发明涉及集成电路技术领域，尤其涉及一种逻辑门电路结构。

背景技术

CMOS（Complementary metal oxide semiconductor，互补金属氧化物半导体）元件是集成电路中常用的元件，可以控制集成电路中的导通和断开，以实现集成电路的各种功能。

CMOS元件通常包括相互连接的PMOS（Positive Channel Metal-Oxide-Semiconductor，P型沟道金属-氧化物-半导体场效应晶体管）和NMOS（Negative ChannelMetal-Oxide-Semiconductor，N型沟道金属-氧化物-半导体场效应晶体管），两者构成互补型的MOS集成电路。为了提高集成电路的集成度，常使用的方式是降低PMOS晶体管和NMOS晶体管的特征尺寸，并且调整两者的位置排布，以降低PMOS晶体管和NMOS晶体管在集成电路中所占用的空间。

然而，CMOS元件特征尺寸降低幅度有限，导致具有该CMOS元件的集成电路的集成度较低，影响集成电路的性能。

发明内容

为了解决背景技术中提到的至少一个问题，本发明提供一种逻辑门电路结构，能够有效降低逻辑门电路结构的特征尺寸，从而提高该逻辑门电路结构的集成度，优化具有该逻辑门电路结构的集成电路的工作性能。

为了实现上述目的，本发明提供一种逻辑门电路结构，设置于衬底上，包括：供电线、接地线、输入线、晶体管和输出线。

在沿着远离衬底的方向上，接地线设置于衬底上，晶体管设置于接地线的上方，供电线设置于晶体管的上方。

输入线和输出线均位于晶体管的上方。

晶体管的沟道包括P型沟道和N型沟道，晶体管的源极和漏极形成于P型沟道的源极区和漏极区和N型沟道的源极区和漏极区。

本发明提供的逻辑门电路结构，通过将接地线设置在衬底上，并且将晶体管设置在接地线的上方，便于晶体管与接地线连接。通过将供电线设置在晶体管的上方，便于晶体管与供电线的连接。同时，输入线和输出线位于晶体管的上方，可以减小晶体管与输入线和输出线的连接难度。进一步地，接地线和供电线分别位于晶体管的两侧，减小了晶体管与供电线和接地线连接时的布线难度，提高了供电线和接地线布线的空间利用率，晶体管在衬底上的投影面积随之降低，从而有效减小该逻辑门电路结构的特征尺寸，提高其集成度，优化具有该逻辑门电路结构的集成电路的工作性能。

在上述的逻辑门电路结构中，可选的是，晶体管和衬底之间设置有介质层。这样的设置可以减小晶体管的漏电流，提升该逻辑门电路结构的结构稳定性。

在上述的逻辑门电路结构中，可选的是，晶体管为互补场效应晶体管。这样的设置可以减小晶体管的特征尺寸。

在上述的逻辑门电路结构中，可选的是，晶体管为无结晶体管。这样的设置可以有助于降低晶体管的漏电流，提高晶体管的稳定性。

在上述的逻辑门电路结构中，可选的是，晶体管的栅极环绕晶体管的沟道。沟道平行于衬底，栅极垂直于衬底。这样的设置可以减小晶体管的栅极与沟道的设置难度。

在上述的逻辑门电路结构中，可选的是，在沿着远离衬底的方向上，P型沟道设置于N型沟道上方。这样的设置可以减小沟道的设置难度，同时提高晶体管的空间利用率。

在上述的逻辑门电路结构中，可选的是，在沿着远离衬底的方向上，沟道的横截面呈跑道形、椭圆形或圆形。这样的设置可以减小沟道处的漏电流，提高晶体管结构的稳定性。

在上述的逻辑门电路结构中，可选的是，晶体管的栅极介质层的材料包括氧化铪、氧化锆以及硅酸铪中的一种或多种的混合。这样的设置可以有效减少晶体管的栅极漏电流的问题。

在上述的逻辑门电路结构中，可选的是，晶体管的栅极的材料包括金属。

这样的设置可以解决晶体管栅极的阈值漂移、多晶硅栅耗尽效应、过高的栅电阻和费米能级的钉扎等问题，以优化晶体管的稳定性和使用性能。

在上述的逻辑门电路结构中，可选的是，晶体管的源极或漏极是通过外延生长的方式形成。采用外延生长的方式可以满足晶体管制备过程中的不同需求，提升晶体管的结构灵活性和性能稳定性。

在上述的逻辑门电路结构中，可选的是，P型沟道和N型沟道平行设置。这样的设置可以减小晶体管的制备难度，提高晶体管结构的规整性。

在上述的逻辑门电路结构中，可选的是，在沿着远离衬底的方向上，多个N型沟道堆叠设置，多个P型沟道堆叠设置。这样的设置有助于降低晶体管在逻辑门电路结构中所占用的安装空间，提高逻辑门电路结构的集成度。

在上述的逻辑门电路结构中，可选的是，晶体管包括第一晶体管和第二晶体管。

第一晶体管的控制端和第二晶体管的控制端均连接至输入线；第一晶体管的第一端连接至供电线；第一晶体管的第二端与第二晶体管的第一端相互连接，且均连接至输出线；第二晶体管的第二端连接至接地线。

其中，第一晶体管为P型晶体管，第二晶体管为N型晶体管。这样可以通过调整逻辑门电路结构的元件连接方式，形成非门电路结构，丰富该逻辑门电路结构的功能。

在上述的逻辑门电路结构中，可选的是，输入线包括第一输入线和第二输入线，晶体管包括第三晶体管、第四晶体管、第五晶体管和第六晶体管。

第三晶体管的控制端和第五晶体管的控制端均连接至第一输入线，第四晶体管的控制端和第六晶体管的控制端均连接至第二输入线。

第三晶体管的第一端和第四晶体管的第一端均连接至供电线，第三晶体管的第二端、第四晶体管的第二端以及第五晶体管的第一端均连接至输出线。

第五晶体管的第二端与第六晶体管的第一端连接，第六晶体管的第二端连接至接地线。

其中，第三晶体管和第四晶体管为P型晶体管，第五晶体管和第六晶体管为N型晶体管。这样可以通过调整逻辑门电路结构的元件连接方式，形成与非门电路结构，丰富该逻辑门电路结构的功能。

在上述的逻辑门电路结构中，可选的是，输入线包括第三输入线和第四输入线，晶体管包括第七晶体管、第八晶体管、第九晶体管和第十晶体管。

第七晶体管的控制端和第九晶体管的控制端均连接至第三输入线，第八晶体管的控制端和第十晶体管的控制端均连接至第四输入线。

第七晶体管的第一端连接至供电线，第七晶体管的第二端连接至第八晶体管的第一端；第八晶体管的第二端、第九晶体管的第一端以及第十晶体管的第一端均连接至输出线；第九晶体管的第二端和第十晶体管的第二端均连接至接地线。

其中，第七晶体管和第八晶体管为P型晶体管，第九晶体管和第十晶体管为N型晶体管。这样可以通过调整逻辑门电路结构的元件连接方式，形成或非门电路结构，丰富该逻辑门电路结构的功能。

本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的逻辑门电路结构的非门电路的电路图；

图2为本发明实施例提供的逻辑门电路结构的非门电路的第一种结构的结构示意图；

图3为本发明实施例提供的逻辑门电路结构的非门电路的第二种结构的结构示意图；

图4为本发明实施例提供的逻辑门电路结构的两个非门电路互连的电路图；

图5为本发明实施例提供的逻辑门电路结构的两个非门电路互连的第一种结构的结构示意图；

图6为本发明实施例提供的逻辑门电路结构的两个非门电路互连的第二种结构的结构示意图；

图7为本发明实施例提供的逻辑门电路结构的与非门电路的电路图；

图8为本发明实施例提供的逻辑门电路结构的与非门电路的结构示意图；

图9为本发明实施例提供的逻辑门电路结构的或非门电路的电路图；

图10为本发明实施例提供的逻辑门电路结构的或非门电路的结构示意图；

图11为本发明实施例提供的逻辑门电路结构的沟道的横截面的第一种结构示意图；

图12为本发明实施例提供的逻辑门电路结构的沟道的横截面的第二种结构示意图；

图13为本发明实施例提供的逻辑门电路结构的沟道的横截面的第三种结构示意图。

具体实施方式

本申请的发明人在实际研究过程中发现，CMOS元件早期采用平面MOSFET（Metaloxide semiconductor field-effect transistor，金属-氧化物半导体场效应晶体管）结构。之后，为了满足尺寸微缩和高器件性能的要求，FinFET（Fin field-effecttransistor，鳍式场效应晶体管）结构被提出了，该结构的主要特点：沟道区域是一个被栅极包裹的鳍状半导体。随着工艺微缩至5nm节点，垂直堆叠的Nanosheet FET（纳米薄片场效应晶体管）结构被提出了，该结构中栅极完全环绕沟道，形成全环栅结构（即GAA，gate-all-around）。为了进一步提高器件的可微缩性，研究人员提出了Forksheet FET（分叉式薄片场效应晶体管）结构，该结构将NFET（N型场效应晶体管）和PFET（P型场效应晶体管）集成在同一结构中，并利用分叉的栅极结构控制各纳米片，通过在PMOS和NMOS之间引入介电墙实现二者物理隔离，大幅减少了NMOS到PMOS的间距。此后，随着技术发展，业内又提出了CFET（互补全包围栅圆柱体纳米线或纳米薄片场效应晶体管）结构。CFET将NFET和PFET进行交叉堆叠，为器件的进一步微缩提供了可能。

在相关技术中，为了提高集成电路的集成度，常使用的方式是降低PMOS晶体管和NMOS晶体管的特征尺寸，并且调整两者的位置排布，以降低PMOS晶体管和NMOS晶体管在集成电路中所占用的空间。然而，CMOS元件特征尺寸降低幅度有限，导致具有该CMOS元件的集成电路的集成度较低。

有鉴于此，本发明实施例提供的逻辑门电路结构采用CFET晶体管，该逻辑门电路结构设置于衬底上，其包括：供电线、接地线、输入线、晶体管和输出线。通过将接地线设置在衬底上，并且将晶体管设置在接地线的上方，便于晶体管与接地线连接。通过将供电线设置在晶体管的上方，便于晶体管与供电线的连接。同时，输入线和输出线位于晶体管的上方，可以减小晶体管与输入线和输出线的连接难度。进一步地，接地线和供电线分别位于晶体管的两侧，减小了晶体管与供电线和接地线连接时的布线难度，提高了供电线和接地线布线的空间利用率，晶体管在衬底上的投影面积随之降低，从而有效减小该逻辑门电路结构的特征尺寸，提高其集成度，优化具有该逻辑门电路结构的集成电路的工作性能。

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的优选实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。

本发明提供的逻辑门电路结构，可以用于需要调整集成电路中的信号输入和输出的场景中。例如，可以应用于动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)中，DRAM包括形成在衬底上的多个存储单元的阵列，每个存储单元均包括电容器和晶体管。其中，电容器用于存储数据，而晶体管可以控制电容器对数据的存取，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储，实现该DRAM器件的数据存取。因此，当本实施例的上述的逻辑门电路结构应用在该DRAM中，可以调整DRAM中的信号写入或读取的过程，优化DRAM的存取性能。

实施例一

图1为本发明实施例提供的逻辑门电路结构的非门电路的电路图。图2为本发明实施例提供的逻辑门电路结构的非门电路的第一种结构的结构示意图。图3为本发明实施例提供的逻辑门电路结构的非门电路的第二种结构的结构示意图。图11为本发明实施例提供的逻辑门电路结构的沟道的横截面的第一种结构示意图。图12为本发明实施例提供的逻辑门电路结构的沟道的横截面的第二种结构示意图。图13为本发明实施例提供的逻辑门电路结构的沟道的横截面的第三种结构示意图。

参照图1至图3所示，本发明的一种可能的实施例提供的逻辑门电路结构，设置于衬底10上，包括：供电线VCC、接地线VSS、输入线、晶体管和输出线。

在沿着远离衬底10的方向上，接地线VSS设置于衬底10上，晶体管设置于接地线VSS的上方，供电线VCC设置于晶体管的上方。输入线和输出线均位于晶体管的上方。

需要说明的是，本实施例提供的衬底10的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称为SOI)等，或者本领域技术人员已知的其他材料，该衬底10可以为衬底10上的其余结构层提供支撑基础。

参照图2和图3所示，该接地线VSS设置在衬底10上，可以是通过埋入金属线的方式设置。晶体管位于衬底10的上方，供电线VCC位于晶体管的上方，这样的设置好处在于：一方面，可以便于晶体管分别与供电线VCC和接地线VSS连接，减小晶体管和供电线VCC连接的布线，与晶体管和接地线VSS连接的布线，之间的干扰，从而减小走线难度和信号串扰的问题。另一方面，将供电线VCC移至晶体管的上方，可以有效降低在衬底10上的布线数量，从而提高衬底10的空间利用率，有助于降低该逻辑门电路结构的特征尺寸。

同时，本实施例将输入线和输出线也设置于晶体管的上方，相比于将输入线和输出线设置在晶体管和衬底10之间，本实施例的设置可以便于输入线和输出线与外部信号线的连接，避免衬底10或者晶体管影响输入线和输出线与外部信号线的连接。

其中，需要指出的是，本申请中所述的“在沿着远离衬底10的方向上”可以是指该方向垂直于衬底10且远离衬底10，或者该方向与衬底10倾斜设置且远离衬底10，本实施例对此并不加以限制。

继续参照图2和图3，晶体管和衬底10之间设置有介质层20。该介质层20可以为氧化物层，例如氧化硅层，该介质层20可以是在衬底10上通过离子注入的方式形成，或者采用外延生长的方式形成。该介质层20可以隔绝衬底10和衬底10上方的晶体管，从而有效降低晶体管的漏电流，提升该逻辑门电路结构的结构稳定性。

在本实施例中，该晶体管为互补场效应晶体管。相比于传统的金属-氧化物-半导体晶体管而言，本实施例选用的互补场效应晶体管可以有效降低晶体管的特征尺寸，在降低特征尺寸的同时，不会产生金属-氧化物-半导体晶体管所带来的短沟道效应。因此，本实施例选用的互补场效应晶体管能够保证晶体管结构和性能的稳定。

进一步地，在上述基础上，该晶体管可以选用无结晶体管。传统的结型晶体管，基于晶体管中源极、漏极和沟道的杂质掺杂类型并不相同，在沟道中存在PN结。但是，随之晶体管特征尺寸的降低，晶体管的源漏极距离缩减，短沟道效应加剧，栅控能力变差，导致晶体管的阈值电压下降并发生严重漏电情况。

基于此，本实施例选用的无结晶体管，其中源极、漏极和沟道的杂质掺杂类型相同，并不存在PN结，而是通过载流子导通。因此，在晶体管特征尺寸降低的过程中，栅极对沟道中的载流子导通控制能力不会受到影响，从而能够有效避免出现晶体管栅极失效和漏电流的问题，提高晶体管的稳定性。

在图2和图3中，晶体管的栅极G1环绕晶体管的沟道，晶体管的沟道包括P型沟道和N型沟道。其中，沟道平行于衬底10，栅极G1垂直于衬底10。这种排布方式可以提高沟道和栅极G1结构的规整性，提高该晶体管在衬底上的空间利用率，有助于提高该逻辑门电路结构的集成度。

参照图11至图13所示，作为一种可实现的实施方式，在沿着远离衬底10的方向上，沟道50的横截面呈跑道形、椭圆形或圆形。此处的横截面可以为沿垂直于衬底的方向对栅极进行剖切所得到的横截面。衬底10的上方设置介质层20，栅极30位于介质层20上。并且栅极30包围在沟道50的外围，栅极30与沟道50之间设置有栅极介质层40。其中，图11中沟道50的横截面为椭圆形，图12中沟道50的横截面为跑道形，图13中沟道50的横截面为圆形，上述的三种结构中，沟道50横截面的边缘均为平滑的曲线，这样的设置可以有效减小沟道50处的漏电流，从而提高晶体管结构的稳定性。

其中，在上述的晶体管中，栅极介质层40的材料可以包括氧化铪、氧化锆以及硅酸铪中的一种或多种的混合。上述的材料均为高介电常数的材料，选用高介电常数材料作为栅极介质层40，可以有效减小沟道50与栅极30之间的量子隧穿效应，降低栅极30漏电流的问题，以及栅极30漏电流所引起的功耗较高的问题。

进一步地，该晶体管的栅极30的材料可以包括金属，该金属可以包括铝或钨，相比于传统的多晶硅材料的栅极，本实施例选用金属材料制备栅极取代多晶硅的栅极，从而解决阈值漂移、多晶硅栅耗尽效应、过高的栅电阻和费米能级的钉扎等现象，以优化晶体管结构的稳定性和使用性能。

作为一种可实现的实施方式，晶体管的源极或漏极是通过外延生长的方式形成。外延生长可以是在衬底上生长一层有一定要求的、与衬底晶向相同的单晶层，外延生长的新单晶层可在导电类型、电阻率等方面与衬底不同，还可以生长不同厚度和不同要求的多层单晶。因此采用外延生长的方式可以满足晶体管制备过程中的不同需求，从而提升晶体管的结构灵活性和性能稳定性。

在本实施例中，P型沟道和N型沟道的设置方式可以包括以下两种：

参照图2所示，第一种设置方式为：在沿着远离衬底10的方向上，P型沟道设置于N型沟道上方。这样的设置方式可以保证P型沟道和N型沟道在衬底10上的投影面积较小，从而减小衬底10的占用面积，有助于提高晶体管的集成度。

参照图3所示，第二种设置方式为：P型沟道和N型沟道平行设置。这样的设置可以可以便于P型沟道和N型沟道与其余信号线的连接，例如与供电线VCC、接地线VSS、输入线和输出线等，减小了晶体管的布线难度，提高晶体管结构的规整性。

进一步地，为了提高晶体管的集成度，在沿着远离衬底10的方向上，多个N型沟道可以堆叠设置，多个P型沟道也可以堆叠设置。通过上述堆叠的方式，可以在衬底10的上方设置多个P型沟道和多个N型沟道，堆叠的方式使得P型沟道和N型沟道在衬底10上的投影面积较小，因此对衬底10占用空间较小，这样的设置有助于降低晶体管在逻辑门电路结构中所占用的安装空间，提高逻辑门电路结构的集成度。

其中，在单个N型沟道和单个P型沟道的横截面积大致相等的情况下，P型沟道堆叠的数量大于N型沟道堆叠的数量。或者，多个P型沟道的总横截面积大于多个N型沟道的总横截面积。需要说明的是，沟道的横截面积决定了该沟道的电子迁移能力，沟道的电子迁移能力即为晶体管的导通能力。基于N型沟道的电子迁移能力大于P型沟道的电子迁移能力。因此，为了调整该集成电路结构中不同类型的晶体管的导通能力，可以通过调整沟道的横截面积或者沟道的数量，从而保证P型晶体管和N型晶体管具有大致相等的导通能力，以实现集成电路结构的功能。

在本实施例中，通过调整晶体管的数量和连接方式，该逻辑门电路结构可以形成非门电路结构。

具体的，参照图1所示，晶体管包括第一晶体管M1和第二晶体管M2。第一晶体管M1的控制端和第二晶体管M2的控制端均连接至输入线；第一晶体管M1的第一端连接至供电线VCC；第一晶体管M1的第二端与第二晶体管M2的第一端相互连接，且均连接至输出线；第二晶体管M2的第二端连接至接地线VSS。其中，第一晶体管M1为P型晶体管，第二晶体管M2为N型晶体管。

需要说明的是，在该非门电路结构使用过程中，输入线输入高电平信号，第二晶体管M2导通，第一晶体管M1断开，输出线输出低电平信号。或者，输入线输入低电平信号，第一晶体管M1导通，第二晶体管M2断开，输出线输出高电平信号。

在该非门电路结构中，第一晶体管M1在电路中实现上拉功能，即对晶体管注入电流信号。第二晶体管M2在电路中实现下拉功能，即从晶体管中输出电流信号。该上拉功能和下拉功能的调整可以通过调整第一晶体管M1和第二晶体管M2的沟道的横截面积实现。因此，P型沟道的横截面积大于N型沟道的横截面积，即第一晶体管M1的沟道横截面积大于第二晶体管M2的沟道横截面积。或者，P型沟道堆叠的数量大于N型沟道堆叠的数量，即第一晶体管M1的堆叠数量大于第二晶体管M2的堆叠数量。上述的限定即可实现调整该非门电路结构的上拉功能和下拉功能。

作为第一种非门电路结构的实施方式，参照图2所示，在该非门电路结构中，在沿着远离衬底10的方向上，P型沟道和N型沟道叠设，P型沟道设置于N型沟道上方。第一晶体管M1形成在P型沟道中，包括第一晶体管源极M1S和第一晶体管漏极M1D。第二晶体管M2形成在N型沟道中，包括第二晶体管源极M2S和第二晶体管漏极M2D。栅极G1包围在第一晶体管M1和第二晶体管M2的外围，控制第一晶体管M1的第一晶体管源极M1S和第一晶体管漏极M1D的导通与断开，以及控制第二晶体管源极M2S和第二晶体管漏极M2D的导通和断开。

此时，供电线VCC通过导电结构V1与第一晶体管源极M1S连接，接地线VSS通过导电结构V2与第二晶体管源极M2S连接，输入线VIN1通过导电结构V3与栅极G1连接，输出线VOUT1通过导电结构V4a与第一晶体管漏极M1D和第二晶体管漏极M2D连接。导电结构V4a穿设P型沟道中的第一晶体管漏极M1D，同时连接第一晶体管漏极M1D和第二晶体管漏极M2D。

作为第二种非门电路结构的实施方式，参照图3所示，P型沟道和N型沟道平行设置。与上述第一种非门电路结构的实施方式不同的是，输出线VOUT1通过导电结构V4b与第一晶体管漏极M1D和第二晶体管漏极M2D连接，导电结构V4b分别连接第一晶体管漏极M1D和第二晶体管漏极M2D连接。其余设置方式与其相同，此处不再一一赘述。

需要指出的是，在本申请中，所述的“导电结构”可以为设置在介电层中的过孔结构，或者导线结构，本实施例对此并不加以限制。

图4为本发明实施例提供的逻辑门电路结构的两个非门电路互连的电路图。图5为本发明实施例提供的逻辑门电路结构的两个非门电路互连的第一种结构的结构示意图。图6为本发明实施例提供的逻辑门电路结构的两个非门电路互连的第二种结构的结构示意图。

进一步地，参照图4至图6所示，在上述的基础上，本实施例还提供互连的两个非门电路结构。

其中，参照图4所示，晶体管M3和晶体管M4为P型晶体管，晶体管M5和晶体管M6为N型晶体管。参照图4所示，具体的连接方式为，晶体管M3的第一端和晶体管M4的第一端与供电线VCC连接，晶体管M5的第二端和晶体管M6的第二端均与接地线VSS连接。晶体管M3的控制端和晶体管M5的控制端均与输入线VIN2连接，晶体管M3的第二端与晶体管M5的第一端与输出线VOUT2连接。晶体管M4的控制端与晶体管M6的控制端与输出线VOUT2连接，晶体管M4的第二端与晶体管M6的第一端与输出线VOUT3连接。

在该互连的两个非门电路工作时，输入线VIN2输入高电平信号，晶体管M3断开，晶体管M5导通，输出线VOUT2输出低电平信号。晶体管M4导通，晶体管M6断开，输出线VOUT3输出高电平信号。

相应的，输入线VIN2输入低电平信号，晶体管M3导通，晶体管M5断开，输出线VOUT2输出高电平信号。晶体管M4断开，晶体管M6导通，输出线VOUT3输出低电平信号。

同样的，在互连的两个非门电路结构中，P型沟道和N型沟道的设置方式可以包括以下两种：

第一种是在沿着远离衬底10的方向上，P型沟道设置于N型沟道上方。参照图5所示，具体的，晶体管M4叠设在晶体管M6的上方。栅极G2包围晶体管M4和晶体管M6的沟道，并控制晶体管M4的晶体管源极M4S和晶体管漏极M4D的导通和断开，以及控制晶体管M6的晶体管源极M6S和晶体管漏极M6D的导通和断开。相应的，晶体管M3叠设在晶体管M5的上方。栅极G3包围晶体管M3和晶体管M5的沟道，并控制晶体管M3的晶体管源极M3S和晶体管漏极M3D的导通和断开，以及控制晶体管M3的晶体管源极M5S和晶体管漏极M5D的导通和断开。

其中，供电线VCC通过导电结构V5a与晶体管源极M3S连接，通过导电结构V5b与晶体管源极M4S连接。接地线VSS通过导电结构V6a与晶体管源极M5S连接，通过导电结构V6b与晶体管源极M6S连接。输入线VIN2通过导电结构V7与栅极G3连接。晶体管漏极M3D和晶体管漏极M5D通过导电结构V8a与输出线VOUT2连接。输出线VOUT2通过导电结构V8b与栅极G2连接。晶体管漏极M4D和晶体管漏极M6D通过导电结构V8c与输出线VOUT3连接。

第二种是P型沟道和N型沟道平行设置。参照图6所示，具体的，晶体管M4和晶体管M6平行设置，晶体管M3和晶体管M5平行设置。在连接结构中，晶体管漏极M3D和晶体管漏极M5D通过导电结构V8d与输出线VOUT2连接，输出线VOUT2通过导电结构V8e与栅极G2连接，晶体管漏极M4D和晶体管漏极M6D通过导电结构V8f与输出线VOUT3连接，其余连接方式与上述第一种P型沟道设置于N型沟道上方的连接方式相同，此处不再赘述。

在上述的非门电路结构中，接地线VSS位于衬底10中，供电线VCC、输入线和输出线位于晶体管的栅极远离衬底10的一侧，这样的设置可以有效提高该晶体管在衬底10上的空间利用率，从而降低该非门电路结构的特征尺寸，有助于提高非门电路结构的集成度。

进一步地，本实施例还提供了上述晶体管的制备工艺，具体的步骤可以为：

步骤1，在衬底上形成埋入式的金属层。该埋入式的金属层可以为金属互连层，主要是用于形成位于衬底上的接地线VSS。

步骤2，在衬底上形成介质层。该介质层主要是隔离衬底和后续的晶体管结构，从而减小晶体管的栅极漏电流的问题。其中，介质层上可以形成过孔结构，该过孔结构可以形成图2和图3中示出的非门电路结构中的导电结构V2，或者形成图5和图6中的导电结构V6a和V6b。

步骤3，在介质层上依次形成叠设的晶体管衬底和半导体层。该晶体管衬底可以包括P型晶体管的P型衬底和N型晶体管的N型衬底。其中，P型衬底可以选用硅半导体材料，N型衬底可以选用硅锗半导体材料。该半导体层可以为纳米线半导体层或者纳米片半导体层，主要用于形成晶体管的沟道。

步骤4，刻蚀处理该半导体层，以使半导体层的形状为跑道形、椭圆形或者圆形。此处的刻蚀方式可以选择光刻或者气体刻蚀，本实施例对此并不加以限制。经过上述的过程后，在衬底上，沿远离衬底的方向上，会依次形成叠设的N型衬底、N型沟道、绝缘层、P型衬底以及P型沟道。其中N型衬底包围N型沟道，P型衬底包围P型沟道。

步骤5，去除P型衬底、N型衬底和绝缘层。在半导体上形成虚拟栅极（Dummy gate），并在虚拟栅极的外部形成侧墙结构。

步骤6，在P型沟道和N型沟道上分别刻蚀出源极区和漏极区，在P型沟道的源极区和漏极区分别通过沉积的方式或者外延生长的方式形成P型晶体管的源极和漏极。同样的，在N型沟道的源极区和漏极区分别通过沉积的方式或者外延生长的方式形成N型晶体管的源极和漏极。

步骤7，去除虚拟栅极。

步骤8，去除包围N型沟道的N型衬底，以及包围P型沟道的P型衬底。参照图2和图3所示，在该步骤8中可以形成悬空设置的N型沟道和P型沟道。P型晶体管的源极和漏极形成P型沟道的悬空锚点，即P型沟道通过P型晶体管的源极和漏极悬空固定在衬底的上方。同理地，N型晶体管的源极和漏极形成N型沟道的悬空锚点。

步骤9，在P型沟道和N型沟道的外围分别形成栅极介质层，该栅极介质层可以选用高介电常数的材料制备，以减小栅极漏电流的问题。

步骤10，在栅极介质层的表面形成金属层。该金属层的主要作用是形成栅极，该金属的材料可以选用钨或铝，以解决传统多晶硅栅极的阈值漂移、多晶硅栅耗尽效应、过高的栅电阻和费米能级的钉扎效应等问题。

步骤11，在栅极的表面形成介电层，同时在介电层中形成过孔结构，该过孔结构可以用于形成图2和图3中除了导电结构V2中的其余导电结构，或者形成图5和图6中除了导电结构V6a和导电结构V6b的其余导电结构，此处不再一一赘述。基于介电层中的过孔结构需要满足不同的导电需求，因此孔道结构的长度和形状会有所差异，可以通过分步骤刻蚀的方式形成，本实施例对此并不加以限制。

步骤12，在晶体管上形成供电线、输入线和输出线。

需要指出的是，上述的步骤仅为形成图2、图3、图5或者图6中示出的非门电路结构中部分步骤，在实际使用中，可以根据需要对上述的步骤进行必要的补充，本实施例对此并不加以限制。

实施例二

图7为本发明实施例提供的逻辑门电路结构的与非门电路的电路图。图8为本发明实施例提供的逻辑门电路结构的与非门电路的结构示意图。

参照图7和图8所示，在上述实施例一的基础上，本发明实施例二提供一种逻辑门电路结构。实施例一与实施例二相比，两者的不同之处在于：实施例二通过调整晶体管的数量和连接方式，以形成与非门电路结构。

具体的，输入线包括第一输入线VIN3和第二输入线VIN4，晶体管包括第三晶体管M7、第四晶体管M8、第五晶体管M9和第六晶体管M10。

第三晶体管M7的控制端和第五晶体管M9的控制端均连接至第一输入线VIN3，第四晶体管M8的控制端和第六晶体管M10的控制端均连接至第二输入线VIN4。

第三晶体管M7的第一端和第四晶体管M8的第一端均连接至供电线VCC，第三晶体管M7的第二端、第四晶体管M8的第二端以及第五晶体管M9的第一端均连接至输出线。

第五晶体管M9的第二端与第六晶体管M10的第一端连接，第六晶体管M10的第二端连接至接地线VSS。其中，第三晶体管M7和第四晶体管M8为P型晶体管，第五晶体管M9和第六晶体管M10为N型晶体管。

需要说明的是，在该与非门电路结构使用过程中，第一输入线VIN3和第二输入线VIN4同时输入高电平信号，第三晶体管M7和第四晶体管M8断开，第五晶体管M9和第六晶体管M10导通，输出线VOUT4输出低电平信号。

第一输入线VIN3和第二输入线VIN4同时输入低电平信号，第三晶体管M7和第四晶体管M8导通，第五晶体管M9和第六晶体管M10断开，输出线VOUT4输出高电平信号。

第一输入线VIN3输入高电平信号，第二输入线VIN4输入低电平信号，第三晶体管M7断开，第四晶体管M8导通，第五晶体管M9导通，第六晶体管M10断开，输出线VOUT4输出高电平信号。

第一输入线VIN3输入低电平信号，第二输入线VIN4输入高电平信号，第三晶体管M7导通，第四晶体管M8断开，第五晶体管M9断开，第六晶体管M10导通，输出线VOUT4输出高电平信号。

在连接结构中，与实施例一相同的是，P型沟道和N型沟道的设置方式可以包括两种，第一种为在沿着远离衬底10的方向上，P型沟道设置于N型沟道上方。第二种为P型沟道和N型沟道平行设置。本实施例中以第一种为例进行画图和说明。

参照图8所示，第三晶体管M7叠设在第五晶体管M9的上方，栅极G4包围在第三晶体管M7和第五晶体管M9的外围，控制第三晶体管源极M7S和第三晶体管漏极M7D的导通和断开，以及控制第五晶体管源极M9S和第五晶体管漏极M9D的导通和断开。

第四晶体管M8叠设在第六晶体管M10的上方，栅极G5包围在第四晶体管M8和第六晶体管M10的外围，控制第四晶体管源极M8S和第四晶体管漏极M8D的导通和断开，以及控制第六晶体管源极M10S和第六晶体管漏极M10D的导通和断开。

其中，供电线VCC通过导电结构V9a与第三晶体管源极M7S连接，通过导电结构V9b与第四晶体管源极M8S连接，接地线VSS通过导电结构V10与第六晶体管漏极M10D连接。第一输入线VIN3通过导电结构V11a与栅极G4连接，第二输入线VIN4通过导电结构V11b与栅极G5连接。输出线VOUT4通过导电结构V12a与第三晶体管漏极M7D和第五晶体管漏极M9D连接。输出线VOUT4同时通过导电结构V12b与第四晶体管漏极M8D连接。并且，第五晶体管源极M9S和第六晶体管源极M10S通过导电结构V13连接。

其他技术特征与实施例一相同，并能达到相同的技术效果，在此不再一一赘述。

在上述的与非门电路结构中，接地线VSS位于衬底10中，供电线VCC、第一输入线、第二输入线和输出线位于晶体管的栅极远离衬底10的一侧，这样的设置可以有效提高该晶体管在衬底10上的空间利用率，从而降低该非门电路结构的特征尺寸，有助于提高非门电路结构的集成度。

实施例三

图9为本发明实施例提供的逻辑门电路结构的或非门电路的电路图。图10为本发明实施例提供的逻辑门电路结构的或非门电路的结构示意图。

参照图9和图10所示，在上述实施例一的基础上，本发明实施例三提供一种逻辑门电路结构。实施例一与实施例三相比，两者的不同之处在于：实施例三通过调整晶体管的数量和连接方式，以形成或非门电路结构。

具体的，输入线包括第三输入线VIN5和第四输入线VIN6，晶体管包括第七晶体管M11、第八晶体管M12、第九晶体管M13和第十晶体管M14。

第七晶体管M11的控制端和第九晶体管M13的控制端均连接至第三输入线VIN5，第八晶体管M12的控制端和第十晶体管M14的控制端均连接至第四输入线VIN6。

第七晶体管M11的第一端连接至供电线VCC，第七晶体管M11的第二端连接至第八晶体管M12的第一端；第八晶体管M12的第二端、第九晶体管M13的第一端以及第十晶体管M14的第一端均连接至输出线；第九晶体管M13的第二端和第十晶体管M14的第二端均连接至接地线VSS。其中，第七晶体管M11和第八晶体管M12为P型晶体管，第九晶体管M13和第十晶体管M14为N型晶体管。

需要说明的是，在该或非门电路结构的使用过程中，第三输入线VIN5和第四输入线VIN6同时输入高电平信号，第七晶体管M11和第八晶体管M12同时断开，第九晶体管M13和第十晶体管M14同时导通，输出线VOUT5输出低电平信号。

第三输入线VIN5和第四输入线VIN6同时输入低电平信号，第七晶体管M11和第八晶体管M12同时导通，第九晶体管M13和第十晶体管M14同时断开，输出线VOUT5输出高电平信号。

第三输入线VIN5输入高电平信号，第四输入线VIN6输入低电平信号，第七晶体管M11断开，第八晶体管M12导通，第九晶体管M13断开，第十晶体管M14导通，输出线VOUT5输出高低电平信号。

第三输入线VIN5输入低电平信号，第四输入线VIN6输入高电平信号，第七晶体管M11导通，第八晶体管M12断开，第九晶体管M13导通，第十晶体管M14断开，输出线VOUT5输出高低电平信号。

在连接结构中，与实施例一相同的是，P型沟道和N型沟道的设置方式可以包括两种，第一种为在沿着远离衬底10的方向上，P型沟道设置于N型沟道上方。第二种为P型沟道和N型沟道平行设置。本实施例中以第一种为例进行画图和说明。

参照图10所示，第七晶体管M11叠设在第九晶体管M13的上方，栅极G6包围在第七晶体管M11和第九晶体管M13的外围。栅极G6控制第七晶体管源极M11S和第七晶体管漏极M11D的导通和断开，并且控制第九晶体管源极M13S和第九晶体管漏极M13D的导通和断开。

第八晶体管M12叠设在第十晶体管M14的上方，栅极G7包围在第八晶体管M12和第十晶体管M14的外围。栅极G7控制第八晶体管源极M12S和第八晶体管漏极M12D的导通与断开，同时控制第十晶体管源极M14S和第十晶体管漏极M14D的导通与断开。

其中，供电线VCC通过导电结构V14与第七晶体管源极M11S连接。接地线VSS通过导电结构V15与第九晶体管源极M13S和第十晶体管源极M14S连接。第三输入线VIN5通过导电结构V16a与栅极G6连接，第四输入线VIN6通过导电结构V16b与栅极G7连接.

输出线VOUT5通过导电结构V17a与第八晶体管漏极M12D和第十晶体管漏极M14D连接。输出线VOUT5同时通过导电结构V17b与第九晶体管漏极M13D连接。

第七晶体管漏极M11D和第八晶体管源极M12S通过导电结构V18连接。

其他技术特征与实施例一相同，并能达到相同的技术效果，在此不再一一赘述。

在上述的或非门电路结构中，接地线VSS位于衬底10中，供电线VCC、第三输入线、第四输入线和输出线位于晶体管的栅极远离衬底10的一侧，这样的设置可以有效提高该晶体管在衬底10上的空间利用率，从而降低该非门电路结构的特征尺寸，有助于提高非门电路结构的集成度。

在上述实施例一至实施例三的基础上，本申请实施例还提供一种集成电路，该集成电路可以包括上述的逻辑门电路结构，该集成电路可以通过使用实施例一至实施例三中任一种的逻辑门电路结构，从而实现不同的集成电路的控制功能。

进一步地，本申请实施例还提供一种半导体结构，该半导体结构可以为DRAM，该半导体结构中使用了上述的集成电路，通过调整集成电路的结构，从而实现集成电路在半导体结构中的控制功能，以调控该半导体结构作为DRAM时，对数据信息的写入和读取过程。

在上述描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平” 、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种逻辑门电路结构，设置于衬底上，其特征在于，包括：一条供电线、一条接地线、输入线、四个晶体管和输出线；

在沿着远离所述衬底的方向上，所述接地线设置于所述衬底上，各所述晶体管设置于所述接地线的上方，所述供电线设置于各所述晶体管的上方；

所述输入线和所述输出线均位于各所述晶体管的上方；

各所述晶体分别连接于一条所述供电线和一条所述接地线；

所述四个晶体管包括两个P型晶体管和两个N型晶体管；

两个所述P型晶体管的源极和漏极沿着第一直线排布，两个所述N型晶体管的源极和漏极沿着第二直线排布，其中，所述第一直线和所述第二直线的延伸方向与所述供电线和所述接地线的延伸方向相同；

其中，至少一个所述P型晶体管的源极连接至所述供电线，至少一个所述N型晶体管的源极连接至所述接地线；

所述逻辑门电路结构为两个串联的非门电路，或者所述逻辑门电路结构为与非门电路，或者所述逻辑门电路结构为或非门电路；

所述P型晶体管的沟道包括P型沟道，所述N型晶体管的沟道包括N型沟道，所述P型晶体管的源极和漏极形成于所述P型沟道的源极区和漏极区，所述N型晶体管的源极和漏极形成于所述N型沟道的源极区和漏极区。

2.根据权利要求1所述的逻辑门电路结构，其特征在于，所述晶体管和所述衬底之间设置有介质层。

3.根据权利要求1所述的逻辑门电路结构，其特征在于，所述晶体管为互补场效应晶体管。

4.根据权利要求3所述的逻辑门电路结构，其特征在于，所述晶体管为无结晶体管。

5.根据权利要求4所述的逻辑门电路结构，其特征在于，所述晶体管的栅极环绕所述晶体管的沟道；

所述沟道平行于所述衬底，所述栅极垂直于所述衬底。

6.根据权利要求5所述的逻辑门电路结构，其特征在于，在沿着远离所述衬底的方向上，所述P型沟道设置于所述N型沟道上方。

7.根据权利要求5所述的逻辑门电路结构，其特征在于，在沿着远离所述衬底的方向上，所述沟道的横截面呈跑道形、椭圆形或圆形。

8.根据权利要求5所述的逻辑门电路结构，其特征在于，所述晶体管的栅极介质层的材料包括氧化铪、氧化锆以及硅酸铪中的一种或多种的混合。

9.根据权利要求5所述的逻辑门电路结构，其特征在于，所述晶体管的栅极的材料包括金属。

10.根据权利要求5所述的逻辑门电路结构，其特征在于，所述晶体管的源极或漏极是通过外延生长的方式形成。

11.根据权利要求5所述的逻辑门电路结构，其特征在于，所述P型沟道和所述N型沟道平行设置。

12.根据权利要求5所述的逻辑门电路结构，其特征在于，在沿着远离所述衬底的方向上，多个所述N型沟道堆叠设置，多个所述P型沟道堆叠设置。

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